[实用新型]用于检测封装后芯片漏电的结构

说明书

技术领域

本实用新型涉及半导体制造领域，尤其涉及一种用于检测封装后芯片漏电的结构。

背景技术

芯片完成生产之后，需要对其进行封装处理，一方面用于保护芯片的内部结构，使其与外界隔离，避免外界的湿气等对芯片造成损伤；另一方面便于对芯片进行性能测试。在封装处理的过程中，会对芯片进行打线连接，例如打金线。那么打线所产生的压力对芯片有无影响，是否会造成芯片内部电路的漏电，也是需要检测的项目。

由于现今芯片后段连线层主要是由低K介质层和形成于所述低K介质层中的金属互连线组成，而低K介质层的材质较为疏松，在对芯片进行封装处理时，其中打线所产生的压力会对低K介质层造成损伤，例如造成低K介质层开裂。若低K介质层受到了一定程度的损伤，芯片内的金属互连线便会出现漏电现象，进而影响芯片的整体性能。一般情况下，本领域技术人员在芯片上划出一些测试区域（test key），并在所述测试区域形成用于检测封装后芯片漏电的结构，便于芯片完成封装后检测上述漏电现象。上述漏电现象的检测也被称作封装后芯片漏电的检测，或者，被称作芯片包装交互影响（Chip Package Interaction，CPI）检测。

请参考图1，在传统工艺中，芯片包括多层介质层（一般是低K介质层）以及形成于所述低K介质层中的多层金属互连线41，相邻层的金属互连线通过通孔（Via）连线42电连接；用于检测封装后芯片漏电的结构包括：

多层测试线20，形成于所述多层低K介质层中，所述多层测试线20四面封闭围绕与其同层的所述金属互连线41，并通过低K介质层与金属互连线41电隔离；

多个测试盘（Test pad）10，形成于所述低K介质层中，每一层所述测试线20均连接一第一测试盘10；

顶层金属连线50，形成于所述低K介质层中的最顶层低K介质层中，所述顶层金属连线50电连接所有顶层的金属互连线41（即最顶层低K介质层中形成的金属互连线41）；

第二测试盘60，与所述顶层金属连线50电连接；

焊接盘（Bonding Pad）30，形成于最顶层的低K介质层上。

在对芯片进行封装处理时，金线打至所述焊接盘30表面，致使所述焊接盘30下的低K介质层承受压力。

若是CPI检测时，在所述第一测试盘10（或所述第二测试盘60）的一端加一定的电压，测量所述第二测试盘60（或所述第一测试盘10端）是否存在电流。由于所述测试线20和所述金属互连线41通过所述低K介质层电隔离，如果所述第二测试盘60中存在电流，则说明所述低K介质层受到了损伤，无法起到隔离作用；如果所述第二测试盘60中不存在电流，则说明所述低K介质层隔离作用良好，未收到损伤。

然而，现有技术中，由于半导体芯片的设计和生产工艺尺寸的限制，生产四面环绕所述金属互连线41的所述测试线20时，以某一产品为例，所述测试线20与所述金属互连线41之间的距离S1会大于0.2um，有些产品所述测试线20与所述金属互连线41之间的距离S1甚至会达到2um。当所述测试线20与所述金属互连线41之间的所述低K介质层受到了一定的损伤，由于所述测试线20和所述金属互连线41之间的距离较大，可能导致所述测试线20无法十分灵敏的检测到所述金属互连线41是否出现漏电。

实用新型内容

本实用新型的目的在于提出一种用于检测封装后芯片漏电的结构，能够灵敏的检测到金属互连线是否存在漏电。

为了实现上述目的，本实用新型提出一种用于检测封装后芯片漏电的结构，所述封装后芯片包括多层介质层以及形成于所述多层介质层中的多层金属互连线，相邻层的金属互连线通过通孔连线电连接；包括：

多层测试线，形成于所述多层介质层中，所述多层测试线三面围绕所述金属互连线，并通过所述多层介质层与所述多层金属互连线电隔离；

多个第一测试盘，形成于所述多层介质层中，每一层所述测试线均连接一第一测试盘；

顶层金属连线，形成于所述多层介质层中最顶层的介质层中，所述顶层金属连线电连接所述多层金属互连线中最顶层的金属互连线；

第二测试盘，与所述顶层金属连线电连接；

焊接盘，形成于所述多层介质层中最顶层的介质层上。

进一步的，所述测试线与与其同层的金属互连线之间的最小距离范围为0.1um~0.15um。

进一步的，所述金属互连线的层数为2~9层。

进一步的，所述多层测试线的层数小于所述金属互连线的层数。