[实用新型]基于FPGA的连续上传高速数据采集装置

权利要求书

1. 一种基于FPGA的连续上传高速数据采集装置，包括用于采集模拟信号的数据采集单元，与所述数据采集单元的信号输出端相连接的，用于对数据进行处理的FPGA处理单元，与所述FPGA处理单元相连接的微处理器，以及与所述微处理器通过通信接口相连接的上位机，其特征在于所述FPGA处理单元内设有用于接收数据采集单元所采集的信息的数据接收模块，与所述数据接收模块相连接的用于对数据进行累加处理的累加处理模块，与所述累加处理模块相连接的用于存储数据的双口RAM，其中所述累加处理模块由与数据接收模块相连接的通道选择I模块，分别与通道选择I的输出端相连接的第一累加处理模块、第二累加处理模块，以及输入端分别与第一累加处理模块、第二累加处理模块的输出端相连接的通道选择II模块组成，其中通道选择II模块的输出端与双口RAM相连接。

2.根据权利要求1所述的一种基于FPGA的连续上传高速数据采集装置，其特征在于设有两个以上数据采集单元，两个以上数据采集单元分别与FPGA处理单元相连接，FPGA处理单元内设有与两个以上数据采集单元一一相对应的两个以上数据处理单元，所述数据处理单元由数据接收模块、与数据接收模块相连接的累加处理模块、与累加处理模块相连接的双口RAM组成，两个以上的数据处理单元的输出端分别与FPGA处理单元内的数据转存与上传模块相连接。

3.根据权利要求2所述的一种基于FPGA的连续上传高速数据采集装置，其特征在于数据采集单元由差分放大单元、A/D转换单元组成，差分放大单元的输出端与A/D转换单元相连接，A/D转换单元的输出端与FPGA处理单元相连接，形成一条数据采集通路。

4.根据权利要求2所述的一种基于FPGA的连续上传高速数据采集装置，其特征在于所述数据采集单元内设有两条并行的数据采集通路，即两条均设有相连接的差分放大单元、A/D转换单元且与FPGA处理单元相连接的数据采集通路，FPGA处理单元内还设有分别与两条数据采集通路中的A/D转换单元相连接的第一时钟模块和第二时钟模块，其中第一时钟模块与第二时钟模块的时钟输出相位相差180°。

5.根据权利要求4所述的一种基于FPGA的连续上传高速数据采集装置，其特征在于所述微处理器采用MCU实现，MCU通过通信接口与上位机相连接，以接收和处理上位机的命令信息，同时MCU还与FPGA处理单元相连接，FPGA处理单元内对应设有分别与MCU相连接的数据转存与上传模块、指令接收与处理模块，以及输入端与指令接收与处理模块相连接而输出端与累加处理模块相连接的参数配置模块，其中数据转存与上传模块的输入端与双口RAM的输出端相连接，指令接收与处理模块分别与参数配置模块、数据转存与上传模块相连接。

6.根据权利要求5所述的一种基于FPGA的连续上传高速数据采集装置，其特征在于FPGA处理单元内还设有触发信号选择模块、与内参数配置模块相连接的内触发信号产生模块，其中触发信号选择模块分别与外界触发信号、内触发信号产生模块相连接，触发信号选择模块与累加处理模块相连接。

7.根据权利要求6所述的一种基于FPGA的连续上传高速数据采集装置，其特征在于设有SRAM，SRAM与FPGA处理单元内的数据转存与上传模块相连接。