[实用新型]一种使用单端口存储单元的两端口静态随机存储器

说明书

【技术领域】

本实用新型涉及静态随机存储器设计领域，特别涉及一种两端口静态随机存储器。

【背景技术】

随着移动终端，如智能手机和平板电脑市场的快速增长，视频处理引擎的性能（例如运行速度，数字图像的精度）得到显著改善。在这些处理器中，两端口静态随机存储器（2P-SRAM）被广泛使用。这种存储器允许在一个时钟周期内，对一个读端口和一个写端口同时操作。

根据国际半导体技术蓝图（ITRS）预测，静态随机存储器的面积将越来越大，到2013年，将占到整个片上系统（SOC）面积的90%以上。对于实时的视频处理SOC，这种趋势更加明显。一个用于高清数字电视解码的H.264解码器，需要至少500k-bits的静态随机存储器作为搜索窗口缓冲区。而2P-SRAM的存储单元与传统的6管存储单元（6T SRAM）相比，面积增加了近两倍。

同时，2P-SRAM通常位于视频处理器的关键路径，因此快速的读访问时间是必需的。基于2P-SRAM存储单元的设计，存储单元版图的宽度（字线方向）是6管存储单元版图宽度的近两倍，因此字线的长度也将翻倍。字线长度的翻倍，将导致由字线寄生所导致的时间常数（RC）增加四倍，从而增加了字线由于寄生而导致的延时。而字线通常处于静态存储器读访问操作的关键路径上，因此字线延时的增加，也就增加了读访问时间。

因此，设计面积效率高，同时具有快速读访问时间的两端口静态随机存储器充满了挑战。

【实用新型内容】

本实用新型的目的在于提出一种使用单端口存储单元的两端口静态随机存储器，用以减小存储阵列面积，减小字线的长度，降低读操作访问时间。

为了实现上述目的，本实用新型采用如下技术方案：

一种使用单端口存储单元的两端口静态随机存储器，包括写驱动器、写位线选择器、写列译码器、写控制电路、写自定时模块、灵敏放大器、读位线选择器与位线预充、读列译码器、读控制电路、读自定时模块，行译码器和存储单元阵列；

写位线选择器阵列包括多个，每个写位线选择器通过一对位线连接对应的一列存储单元；读位线选择器与位线预充阵列包括多个，每个读位线选择器与位线预充通过一对位线连接对应的一列存储单元；写驱动器通过写位线选择器阵列连接存储单元阵列，灵敏放大器通过读位线选择器与位线预充阵列连接存储单元阵列；

行译码器通过多条字线连接写复制单元、读复制单元和对应行的存储单元，行译码器还连接读控制电路和写控制电路；

读控制电路连接读位线选择器与位线预充阵列中每一个位线预充、读复制电路、写复制电路、灵敏放大器，行译码器和读列译码器；

写控制电路连接写复制电路、写列译码器，读复制电路和行译码器；

读列译码器通过多条读译码线连接对应列的读位线选择器；

写列译码器通过多条写译码线连接对应列的写位线选择器；

所述写复制电路连接写复制单元，读复制电路连接读复制单元。

本实用新型进一步的改进在于：所述存储单元为6管存储单元。

本实用新型进一步的改进在于：读控制电路用于：为静态随机存储器产生内部时钟信号CLK_INT，为行译码器产生读字线使能信号RWL_EN，为读列译码器产生读位线选择使能信号MUX_RD_N_EN，为读位线选择器与位线预冲产生位线预充电信号PRE_N，为灵敏放大器产生使能信号SAE，为读自定时模块产生读复制字线RD_DWL；所述读自定时模块包括读复制单元和读复制电路。

本实用新型进一步的改进在于：写控制电路用于：为行译码器产生写/读译码使能信号WE/REN和写字线使能信号WWL_EN，为写列译码器产生写位线选择使能信号MUX_WR_EN，为写自定时模块产生写复制字线信号WR_DWL；所述写自定时电路包括写复制电路和写复制单元。

相对于现有技术，本实用新型具有以下优点：本实用新型提出一种使用单端口存储单元的两端口静态随机存储器，根据输入读写行地址，行译码器在一个周期内，先后产生读写字线信号；根据读写列地址，读写列译码器分别产生读写位线选择信号。读写控制电路分别产生读写操作所需要的控制信号；本实用新型利用端口复用技术，采用传统的6管存储单元，实现了两端口存储单元的功能，降低了存储阵列的面积。本实用新型中行译码器的字线译码使能与驱动器被读写译码共用，从降低了行译码器的面积。与传统的基于双端口存储单元的设计相比，本实用新型存储器的面积下降近50%。

【附图说明】

图1为根据本实用新型实施的一个两端口静态随机存储器实例图。

图2为静态随机存储器的一个存储单元实例图。