[实用新型]一种PCB主板

说明书

技术领域

本实用新型涉及内存装置，尤其涉及一种降低因内存拓扑变更产生的风险的PCB主板。

背景技术

随着嵌入式系统的发展，DDR3内存颗粒的使用越来越多，DDR3内存颗粒由于制程技术的提升，使用DDR3内存颗粒成本低、速度快和功耗低，这些优点使得DDR3内存颗粒在嵌入式系统中得到越来越多的应用。DDR3内存颗粒的拓扑方式主要有两种，一种是T型拓扑，一种是Fly-by拓扑。

T型拓扑结构的内存颗粒离主CPU芯片距离非常短，因此信号质量很好，因此很多主CPU厂家推荐客户使用的内存拓扑为T型拓扑结构。对于装有类型为i.MX6Q/i.MX6D的CPU的PCB主板，其内存装置现有技术使用的是T型拓扑结构。但是T型拓扑对此种PCB主板生产型厂家来说，不止PCB走线水平要提升，生产工艺也要提升,后续维修的成本也要提升。因此这种拓扑并不是很适合小厂家的制作。

实用新型内容

本实用新型主要解决的技术问题是提供一种便于生产加工的使用i.MX6Q/i.MX6D类型的CPU的PCB主板。

为解决上述技术问题，本实用新型采用的一个技术方案是：提供一种PCB主板，包括：CPU及与CPU电连接的内存装置，所述CPU的类型为i.MX6Q/i.MX6D，所述内存装置的拓扑结构为Fly-by拓扑结构。

其中，所述内存装置包括：

PCB底板，其上设有通孔；

多个内存芯片，包括一首内存芯片、多个中间内存芯片及一尾内存芯片，所述内存芯片设于所述PCB底板的正面；

与所述内存芯片一一对应的内存电源，设有去耦电容，所述内存芯片与所述去耦电容连接，所述去耦电容设置于所述PCB底板的背面且通过所述通孔与内存芯片电连接；

第一控制/地址线，其一端连接至所述首内存芯片，另一端接收来自相应信号线的控制信号；

第二控制/地址线，将所述首内存芯片与一中间内存芯片相连、将另一中间内存芯片与尾内存芯片相连并将相邻的中间内存芯片相连，且连接所述这些内存芯片的第二指令/地址线长度等长；

匹配电阻，与所述尾内存芯片电连接；

以及，VTT终端器，其与所述匹配电阻电连接。

其中，所述内存装置还包括与CPU电连接的内存控制器，连接于所述第一控制/地址线的另一端。

其中，所述内存芯片为第三代双通道同步动态随机存储器。

其中，所述内存装置的差分时钟线的匹配阻抗电路包括：第一电阻，其阻值为50欧姆，一端连接于正差分时钟线；第二电阻，其阻值为50欧姆，一端连接所述第一电阻的另一端，另一端连接负差分时钟线；以及一104电容，其一端连接于所述第一电阻、第二电阻的公共节点处，另一端连接至外接电源。

本实用新型的有益效果是：使用本技术方案提供的PCB主板，能够将使用i.MX6Q/i.MX6D类型CPU的不便加工的T型拓扑的主板换为便于加工的Fly-by拓扑，通过本技术方案提供的内存装置拓扑结构，使PCB走线难度降低，走线空间变大，难度降低，且后续维修维护成本低，解决了现在技术中提到的诸多不足。

附图说明

图1是本实用新型一实施方式中内存装置的架构示意图；

图2是本实用新型另一实施方式中内存装置的结构示意图。

标号说明：

100-内存装置；101-内存控制器；

102-内存芯片，1021-首内存芯片，1022-中间内存芯片，1023-尾内存芯片；

103-第一控制/地址线；105-第二控制/地址线；

106-VTT终端器。

具体实施方式

为详细说明本实用新型的技术内容、构造特征、所实现目的及效果，以下结合实施方式并配合附图详予说明。

本实用新型具体提供一种PCB主板，包括：CPU及与CPU电连接的内存装置100，所述CPU的类型为i.MX6Q/i.MX6D，所述内存装置的拓扑结构为Fly-by拓扑结构。

请参阅图1及图2，本实施方式提供一种内存装置，包括：内存控制器101、多个内存芯片102、内存电源、第一控制/地址线103、第二控制/地址线105、VTT终端器106及与所述VTT终端器106相连接的匹配电阻。所述内存装置还包括PCB底板，其上设置有上述多个内存芯片102、内存电源、第一控制/地址线103、第二控制/地址线105、VTT终端器106及与所述VTT终端器106相连接的匹配电阻。所述PCB底板包括正面、背面，其上设有通孔。