[发明专利]三维集成电路及其测试方法

说明书

技术领域

本发明涉及集成电路的三维层叠技术，特别设计测试电路间的连接的技术。

背景技术

对于半导体集成电路，要求集成度的进一步的提高。但是，工艺的微细化已接近于极限。所以，将多个芯片层叠的技术、即三维层叠技术的开发被不断推进。

在三维层叠技术中，作为将芯片间连接的布线及端子、即芯片间的连接部，主要使用硅通孔（TSV：Through Silicon Via）。TSV是通过蚀刻在硅制的基板上开设贯通孔、在其中填充铜等的导电材料的技术。一般而言，相对于TSV的直径为几μm～几十μm，TSV的深度是几百μm。如果要将许多TSV形成在芯片上，则TSV的密度变高，需要纵横比（=深度/直径）较高的TSV。纵横比越高则TSV的填充加工越难，所以在TSV中容易发生称作“气孔”的空洞。气孔使TSV的导通状态变差，阻碍通过该TSV进行的芯片间的连接。此外，由于TSV是微细的构造物，所以在将两片芯片层叠时难以正确地进行各TSV的对位。因而，在三维层叠技术中，为了确认通过TSV将层叠的芯片间正确地连接，需要测试TSV单体的导通状态、和TSV－芯片间的导通状态的两者的技术。进而，为了将利用三维层叠技术制造的集成电路（以下，称作三维集成电路）的成品率维持得较高，应在将多个芯片层叠之前测试安装在各芯片上的电路。因此，为了在三维集成电路的制造中进一步提高成品率，首先，在将多个芯片层叠之前对各芯片进行的测试（Pre-Bonding Test）是有效的。进而，在将多个芯片层叠后对这些层叠的多个芯片进行的测试（Post-Bonding Test）中，进行各芯片的测试、和将芯片间连接的TSV的测试的两者是有效的。这样，与单层的集成电路的测试相比，三维集成电路的测试变得复杂。结果，为了三维集成电路的制造成本的削减，这两种测试的效率的提高和工序数的削减是重要的。

作为用来提高在集成电路的制造时进行的测试的效率的技术，已知有易测试化设计（DFT：Design for Testability）。DFT是以使集成电路的测试变容易为目的、将在其测试中需要的电路在设计阶段中装入到该集成电路中的技术。作为以三维集成电路为对象的DFT，已知有例如非专利文献1中记载的技术。该技术是将IEEE1149.1/4/6的标准的DFT面向三维集成电路进行了扩展的技术。具体而言，作为用来将安装在芯片上的电路测试的电路，在各芯片上装入有TAM（TestAccess Mechanism）、扫描链、TDC（Test Data Compression）、或BIST（Built-In Self-Test）等的测试电路。在各芯片上，还设置有用来从外部对测试电路访问的测试专用焊盘。在各芯片上，还设有用来从下段的芯片接收测试信号的专用端子、以及选择该专用端子和测试专用焊盘的某个而向测试电路连接的开关。当在将多个芯片层叠之前进行各芯片单体下的测试时，开关将各芯片的测试电路连接到测试专用焊盘上。由此，将测试信号从外部通过测试专用焊盘向各芯片的测试电路传送。另一方面，当在将多个芯片层叠后进行这些多个芯片下的测试时，开关将各芯片的测试电路连接到专用端子上。由此，将测试信号从最下段的基板通过芯片间的专用端子向各芯片的测试电路传送。

除此以外，还已知有专利文献1所记载的三维集成电路。该三维集成电路在各芯片上具备安装用端子和检查用端子。各端子是TSV。安装用端子连接在安装于芯片上的电路上。检查用端子从安装在芯片上的电路分离。如果将多个芯片层叠，则各芯片的检查用端子形成检查用信号的传送路径。当在这些芯片群上再层叠新的芯片时，将该新的芯片的安装用端子连接到芯片群的检查用端子上，通过该检查用端子向新的芯片传送检查用信号。由此，能够将安装在该新的芯片上的电路和安装用端子测试。如果测试的结果是在电路和安装用端子中没有缺陷，则将新的芯片的安装用端子重新连接到芯片群的安装用端子上。这样，能够仅将没有缺陷的芯片层叠。

此外，在专利文献2中记载有这样的集成电路。在该集成电路中，将两个芯片利用引线接合用多个连接端子连接。在一个芯片上安装有测试输出控制电路，在另一个芯片上安装有期望值判断电路。测试输出控制电路向多个连接端子送出测试数据。该测试数据设定为，使逻辑电平在相邻的两个连接端子间相反。期望值判断电路从多个连接端子接收测试数据，判断与从测试输出控制电路送出的测试数据是否一致。根据该判断结果，不仅判断某个连接端子是否断线，还判断某个相邻的连接端子的对是否短路。

专利文献

专利文献1：日本特开2004－281633号公报

专利文献2：日本特开2009－288040号公报