[发明专利]执行芯片级别上减少电磁干扰的方法及对应装置

说明书

相关申请的交叉引用

本申请的权利要求2011年11月14日递交的申请号为61/559,247，标题为“Chip Level EMI Reduction Method and Apparatus”的美国临时案的优先权，在此合并参考该申请案的全部内容。并要求2012年11月14日递交的申请号为13/676,098美国申请的优先权，在此合并参考该申请案的全部内容。

技术领域

本发明有关于对电子装置减少电磁干扰（electromagnetic interference，EMI)，更具体地，有关于执行芯片级别上减少EMI的方法及对应装置。

背景技术

尽管现有技术中存在多种提出的EMI解决方法，但传统的电子装置仍会遇到一些问题。例如，现有技术的一种EMI解决方法主要采用改变印刷电路板（printed circuit boards，PCB）上的信号路径（signal path）的方式，这可能会导致将产品推向市场时并不可被接收的延迟。又例如，现有技术的一些其他EMI解决方法主要采用增加或重新排列（re-arrange）PCB上的一些元件的方式，而这可能会导致不稳定（uncertainty）以及额外的材料和人工成本。又例如，现有技术的另一种EMI解决方法主要采用增加屏蔽材料（shielding material）覆盖PCB上的一些信号路径的方式，而这也将导致额外的材料和人工成本。总之，现有技术并不能很好地为用户提供服务。因此，需要提出一种新颖的方法用于更好地减少电子装置的EMI。

发明内容

主张本发明的一个目的在于提供一种执行芯片级别上减少EMI的方法，以及与之对应的装置，以解决上述的问题。

本发明提供一种执行芯片级别上减少EMI的方法，其中，该方法运用于电子装置。该方法包括：在该电子装置的至少一个芯片内部提供至少一个EMI抑制电路；以及使用该至少一个芯片内部的该至少一个EMI抑制电路以对该至少一个芯片内部的至少一个信号执行减少EMI的操作。在一个实例中，该至少一个芯片包括第一芯片和第二芯片；且该至少一个EMI抑制电路包括第一EMI抑制电路和第二EMI抑制电路，其中，该第一EMI抑制电路位于该第一芯片内部，且该第二EMI抑制电路位于该第二芯片内部。在另一个实例中，该至少一个芯片包括第一芯片；且该至少一个EMI抑制电路包括第一EMI抑制电路和第二EMI抑制电路，其中，该第一EMI抑制电路和该第二EMI抑制电路位于该第一芯片内部。

本发明另提供一种执行芯片级别上减少EMI的装置，该装置包括电子装置的至少一部分，且该装置包括：该电子装置的至少一个芯片；以及集成在该至少一个芯片中的至少一个EMI抑制电路，其中，该至少一个芯片内部的该至少一个EMI抑制电路用于对该至少一个芯片内部的至少一个信号执行减少EMI的操作。在一个实例中，该至少一个芯片包括第一芯片和第二芯片；且该至少一个EMI抑制电路包括第一EMI抑制电路和第二EMI抑制电路，其中，该第一EMI抑制电路位于该第一芯片内部，且该第二EMI抑制电路位于该第二芯片内部。在另一个实例中，该至少一个芯片包括第一芯片；且该至少一个EMI抑制电路包括第一EMI抑制电路和第二EMI抑制电路，其中，该第一EMI抑制电路和该第二EMI抑制电路位于该第一芯片内部。

所述领域的技术人员在阅读后面以各数字和图表进行描述的较佳实施例的详细描述之后，将明确知晓本发明的目的。

附图说明

图1为根据本发明第一实施例执行芯片级别上减少EMI的装置的模块示意图；

图2为根据本发明的一个实施例执行芯片级别上减少EMI的方法的流程图；

图3为根据本发明一个实施例图1所示装置的实现细节示意图；

图4为根据本发明的一个实施例在暂时禁能图3中所示的EMI抑制电路的情形中可能会产生的一些辐射问题的示意图；

图5为根据本发明另一个实施例由于在芯片110内部实现图3中所示的EMI抑制电路且不将EMI抑制电路禁能从而可减少或消除在图4中所示实施例的情形中可能会产生的辐射问题的示意图；

图6为根据本发明的另一个实施例实现芯片110内部的如图3中所示的EMI抑制电路的另一配置示意图；

图7为根据本发明的一个实施例执行芯片级上减少EMI的装置的模块示意图；

图8为根据本发明的一个实施例图5中所示的I/O面板单元的实现细节示意图；