[发明专利]跨着倍频程边界具有同步范围扩展的分频器

权利要求书

1.一种分频器，包括一个或更多个除以2/3单元和一个或更多个除以1/2/3单元的系列，其中，所述分频器被配置为响应除数在相继的输出循环上跨着倍频程边界转变而在所述相继的输出循环上将输入频率正确地除以所述除数。

2.如权利要求1所述的分频器，其中，所述分频器被配置为使用跨越多于一个倍频程的扩展相除范围。

3.如权利要求1所述的分频器，其中，所述除数跨着所述倍频程边界从第一正整数转变为第二正整数。

4.如权利要求3所述的分频器，其中，跨着倍频程边界转变包括从等于2^N-1的除数转变为等于2^N的除数，或者从等于2^N的除数转变为等于2^N-1的除数，其中，N是正整数。

5.如权利要求1所述的分频器，其中，所述一个或更多个除以1/2/3单元处于所述系列的端部。

6.如权利要求1所述的分频器，其中，至少一个除以1/2/3单元被配置为进入同步的除以1模式。

7.如权利要求1所述的分频器，其中，所述系列的最后的除以1/2/3单元被配置为响应所述除数跨着倍频程边界转变而在除以2模式与除以1模式之间转变。

8.一种分频器，其使用扩展相除范围，并且包括一个或更多个除以2/3单元和一个或更多个除以1/2/3单元的系列，其中，所述分频器被配置为：

将输入频率除以除数值；和

在连续的输出循环上跨着倍频程边界移动所述除数值，而不遭受不连续性。

9.如权利要求8所述的分频器，其中，所述分频器还包括锁存器、反相器门和与各除以1/2/3单元对应的二输入OR门，并且其中，各除以1/2/3单元被配置为：

将Div1端口与对应的二输入OR门的第一输入节点和对应的锁存器的Qb节点耦合；

将mod_out端口与对应的二输入OR门的第二输入节点和对应的反相器门的输入节点耦合；

将对应的反相器门的输出节点与对应的锁存器的时钟节点耦合；

将P控制信号与对应的锁存器的D节点耦合；和

将mod_in端口与对应于所述系列中的随后单元的二输入OR门的输出节点耦合。

10.如权利要求9所述的分频器，其中，所述系列中的最后的除以1/2/3单元的mod_in端口与高逻辑电平耦合。

11.如权利要求9所述的分频器，其中，所述分频器还包括：

两个或更多个除以1/2/3单元；和

级联在一起的多个二输入OR门；

其中，对于所述多个二输入OR门的各二输入OR门，分频器被配置为：

将对应的锁存器的D节点与二输入OR门的输出节点耦合；

将二输入OR门的第一输入节点与对应的除以1/2/3单元的P控制信号耦合；和

将二输入OR门的第二输入节点与对应的除以1/2/3单元的随后的除以1/2/3单元的P控制信号耦合。

12.如权利要求9所述的分频器，其中，可能的除数值N的有效范围由式2^j≤N≤2⁽ⁱ⁺¹⁾-1确定，其中，j是代表除以2/3单元的数量的整数，并且其中，i是代表除以2/3单元和除以1/2/3单元的总数的整数。

13.如权利要求9所述的分频器，其中，所述分频器进一步被配置为接收指定所述除数值的输入编程字。

14.一种电路，包括：

一个或更多个除以2/3单元；和

与所述一个或更多个除以2/3单元耦合的一个或更多个除以1/2/3单元，

其中，所述电路被配置为：

接收输入编程字，其中，所述输入编程字代表除数值，并且取多个正整数值中的一个；

将输入频率除以所述除数值；和

响应所述除数值在相继的输出循环上跨着倍频程边界转变而在所述相继的输出循环上正确地产生输出频率，其中，所述输出频率等于输入频率除以所述除数值。

15.如权利要求14所述的电路，其中，所述除数值跨越多于一个倍频程的范围。