[发明专利]跨着倍频程边界具有同步范围扩展的分频器

说明书

技术领域

本发明一般涉及分频器，特别是涉及用于跨着倍频程边界用同步范围扩展除以输入信号的电路装置。

背景技术

多模块除法器（MMD）被用于分数N合成器中，以改变各晶体基准循环的除数值，使得可平均合成非整数值。图1表示锁相环（PLL）中的示例性MMD应用。PLL100包括电压控制振荡器（VCO）160和晶体基准振荡器110。VCO160通过N被分频（在块180中），并且，晶体基准振荡器110通过R被分频（在块120中）。输出频率（Fout）是除法器值（R和N）和基准频率（Fref）的函数，使得（Fout=Fref*(N/R)）。在许多应用中，Fout和Fref是固定的，从而导致除法器除数要求。另外，对于相噪声和基准杂散要求，常常R＝1，从而导致对于N的固定要求。由于Fout在信道之间改变并且Fout和Fref在系统之间改变，N因此改变。对于宽带、多标准、软件限定和认知的无线电，希望除法器在大的N范围上动作。由于Fout和Fref之间的非整数关系，需要除法器抖动或编程字改变过程中的正确的除法器动作。否则，会导致不正确的平均频率和杂散。ΔΣ调制是一种可能的改变除法器值以有效地合成非整个MMD除数的手段。

常用的MMD结构首先在Cicero Vaucher于2000年7月在IEEE Journal of Slid-State Circuits中发表的“A Family of Low-Power Truly Modular Programmable Dividers in Standard0.35-um CMOS Technology”中被公开，并且，在图2A中被表示。基本结构包括除以2/3单元的级联。整个电路将除以2n～（2ⁿ⁺¹-1）的值，这里，n是2/3单元的数量。该范围是几乎一个倍频程。如这里使用的那样，术语“倍频程”指的是第一频率与第二频率之间的间隔，这里，第二频率是第一频率的一半或两倍。例如，如果n＝4，那么图2A除法器能够除以16到31的范围。如果希望大于倍频程的范围，那么可使用图2B的电路以增加“扩展相除范围”。“OR”门允许相除范围扩展到2^n′～（2ⁿ⁺¹-1），这里，n′是没有“或”门的2/3单元的数量，并且，n是2/3单元的总数。如果n′＝3并且n＝5，那么可以实现8到63的相除范围，这是三个倍频程。

基于除以2/3单元的级联的结构具有几个优点。由于2/3单元不全部并行地或者在同一频率上被钟控，因此电流可在相继的级中按比例缩减。与波纹除法器类似，主要的电流消耗和大多数的严格的定时将限于第一级。但是，与波纹除法器不同，在钟控于高频率下的第一级附近存在输出。与在转向速率较慢并且可蓄积抖动的级联的后端使用输出相反，这具有相噪声优点。一般地，可在modout信号或Fo_n中的任一个上取得图2A的输出。它们均具有等于Fin/N的频率，这里，N是除法器编程字。

从图3A～C中的简单的除以2电路开始，在图3～6中表示Vaucher MMD除以2/3单元的电路元件。图3A表示用于创建除以2电路的D触发器310的电路图。图3B表示用于创建除以2电路的不同的实现的电路图。使用主锁存器（320）和从属锁存器（330）以创建被正边缘触发的除以2电路。图3C表示用于创建除以2电路的第三实现的电路图。使用主锁存器（340）和从属锁存器（350）以创建被负边缘触发的除以2电路。由于最后的锁存器的输出反转并作为输入被反馈到第一锁存器，因此，图3A～C可被称为“Johnson计数器”。

图4A～B示出除以3电路的两个不同的例子。图4A表示通过两个D触发器（415和420）和二输入AND门410实现的除以3电路的电路图。图4B表示除以3电路的不同的实现，它使用主锁存器460和475、从属锁存器465和470以及二输入AND门455。图4B示出除以3电路的负边缘触发实现，使得输出频率（f_out）仅在输入频率（f_in）的负边缘上转变。