[发明专利]单晶硅晶片的制造方法及退火晶片

说明书

技术领域

本发明涉及一种例如IGBT用单晶硅晶片的制造方法。

背景技术

作为适合像绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor，IGBT)这种垂直型硅器件的晶片(wafer)，通常使用以悬浮区熔法(Floating Zone Method，FZ法)制造而成的导电型为N型的晶片。IGBT由于是纵向地使用晶片的元件，因而受到晶片主体(bulk)的质量的影响。因此，一直使用容易获得缺陷较少的晶片的FZ法。

但是，利用FZ法的晶片难以大口径化，不适于大量生产。因此，已经提出利用直拉法（Czochralski Method，CZ法）制造而成的以下晶片：缺陷区域为N区域、掺杂氮且氧浓度较低的晶片（专利文献1）；或，N区域、氧浓度较低且经过快速热退火(Rapid Thermal Annealing，RTA)处理的晶片（专利文献2）。

另外，CZ法中的晶片的缺陷区域，显著依存于单晶硅棒的提拉速度而变化。生长(grow in)缺陷被认为是在提拉速度较高的区域中，称作空位(Vacancy)的点缺陷即电洞集聚的空隙，该缺陷高密度地存在于结晶直径方向的大致全部区域上，存在这些缺陷的区域则称为V区域。并且，如果放慢提拉速度，那么结晶周边部所产生的氧化诱生层错(Oxidation-Induced Stacking Faults，OSF)环将朝向结晶内部收缩，最终消失。如果进一步放慢提拉速度，那么将出现空位和晶格间硅(Interstitial Silicon)并无过多或过少(较为平均)的N(Neutral)区域(中性区域)。

由于用以获得此N区域的单晶硅的提拉速度的范围较窄，且产率较差，因而晶片的成本较高，但由于结晶中几乎无缺陷，因此而被用作IGBT用晶片。

对于IGBT用晶片，如果晶片面内和纵向的电阻率的偏差较大，那么在元件之间将产生电阻率差，而导致破损。

因此，作为IGBT用晶片，还提出一种面内电阻率分布为5%以下的晶片（专利文献3、专利文献4）。

现有技术文献

专利文献

专利文献1：WO2009/025337

专利文献2：WO2009/025342

专利文献3：日本特开2010-62466号公报

专利文献4：WO2009/028658

发明内容

发明所要解决的课题

但是，上述晶片是通过对N区域、氧浓度较低的晶片进行掺杂氮、RTA处理、及中子照射，以消除主体中的缺陷，并改善面内电阻率分布，因而前提是使用N区域的晶片。因此，成本较高，产率较差。

本发明是鉴于上述问题而完成的，其目的在于提供一种方法，所述方法是使用以能够对应大口径的CZ法制造而成的V区域的晶片，消除主体中的缺陷，并且即使不进行中子照射，面内电阻率分布也与进行中子照射时为相同水平，由此，制造一种可以应用于IGBT的低成本的单晶硅晶片。

解决课题的方法

为了实现上述目的，本发明提供一种单晶硅晶片的制造方法，其特征在于，其是在非氮化性环境下，以1150～1300℃对单晶硅晶片进行1～120分钟的热处理，其中，所述单晶硅晶片是利用以直拉法培育而成的V区域的单晶硅棒而得，并且氧浓度不足7ppma（使用日本电子工业发展协会(Japan Electronic Industry Development Association，JEIDA)的换算系数），氮浓度为1×10¹³～1×10¹⁴原子/cm³（atoms/cm³）。

如果为上述单晶硅晶片，那么即便使用V区域的单晶硅，通过在非氮化性环境下，以1150～1300℃进行1～120分钟的热处理，也可以有效地降低表层中的结晶缺陷，继而降低主体中的结晶缺陷，并且还可以改善晶片的电阻率的面内偏差。因此，在本发明的制造方法中，由于是使用生产率良好的V区域的单晶硅晶片，并且在不进行中子照射的前提下，电阻率的面内偏差也得以改善，可以制造适合于IGBT的晶片，因此，可以提高IGBT用晶片制造的生产率，并降低成本。

此时，优选为，通过进行前述热处理，使前述单晶硅晶片的主体中的缺陷尺寸为15nm以上的结晶缺陷的密度为2×10⁶/cm³以下。

通过如此地设定结晶缺陷的密度，可以使晶片适合于IGBT等，且质量较高。