[发明专利]具有在漂移区下面的腔体的DMOS晶体管

说明书

技术领域

本发明涉及DMOS晶体管，并且更具体地涉及具有在漂移区下面的腔体的DMOS晶体管。

背景技术

金属-氧化物-半导体（MOS）晶体管是一种众所周知的器件，其具有重掺杂的源极和漏极半导体区，二者被相反导电类型的轻掺杂沟道半导体区分隔开。MOS晶体管也具有位于沟道半导体区上方的氧化层以及接触氧化层并位于沟道半导体区上方的金属栅极。除了金属，MOS晶体管的栅极通常也由掺杂的多晶硅形成。

双扩散MOS（DMOS）是一种功率晶体管，其具有被称为漂移区的大的轻掺杂漏极半导体区，该漂移区接触沟道半导体区并且通常位于沟道半导体区和重掺杂漏极半导体区之间。DMOS晶体管一般形成为源极和漏极垂直分开的垂直器件，并形成为源极和漏极水平分开的横向器件。

在操作中，垂直DMOS晶体管通常比横向DMOS晶体管提供更好的性能（例如，更低的导通状态漏源电阻）。然而，横向DMOS晶体管通常更容易制作，因此比生产垂直DMOS晶体管更便宜。

图1示出说明常规横向DMOS晶体管100的示例的横截面图。如图1所示，DMOS晶体管100包括绝缘体上的硅（SOI）结构102，该SOI结构包括体区104、覆盖体区104的顶表面的厚度约为0.4μm的绝缘体层106以及接触绝缘体层106的顶表面的厚度约为0.8μm的单晶半导体区108。

另外，SOI结构102包括沟槽隔离结构TOX，其延伸穿过单晶半导体区108以接触绝缘体层106并形成单晶半导体区108的数个隔离区。（为清晰起见仅示出单晶半导体区108的一个隔离区）。

进一步如图1所示，单晶半导体区108包括接触绝缘体层106的p型阱110、接触p型阱（并设置DMOS晶体管100的阈值电压）的p-本体区112以及接触绝缘体层106、p型阱110和p-本体区112的n-漂移区114。

单晶半导体区108还包括接触n-漂移区114并与p-本体区112间隔开的n+漏极区120、接触p-本体区112并与n-漂移区114间隔开的n+源极区122以及接触p-本体区112的p+接触区124。因此，n-漂移区114接触包括p型阱110、p-本体区112和p+接触区124的掺杂区。同样地，p-本体区112的沟道区126水平地位于n-漂移区114和n+源极区122之间并与二者接触。

另外如图1所示，横向DMOS晶体管100进一步包括在沟道区126上方接触p-本体区112的栅极氧化层130以及在沟道区126上方接触栅极氧化层130的栅极132。栅极132可以用金属或掺杂的多晶硅来实现。

在操作中，第一正电压被置于n+漏极区120上并且第二正电压被置于栅极132上，同时接地电压被置于n+源极区122和p+接触区124上。响应于这些偏置条件，p-本体区112的沟道区126倒置，并且电子从n+源极区122流到n+漏极区120。

DMOS晶体管的一个重要特性是晶体管的击穿电压BVdss，其为在漂移区114至本体区112的结击穿或绝缘体层106击穿之前可以被置于n+漏极区120上的最大断态电压（以较低者为准）。由于DMOS晶体管是功率晶体管，存在处理较大电压的需求，因此需要增加晶体管的击穿电压BVdss。

Udrea等人的美国专利6,703,684教导了横向DMOS晶体管的击穿电压BVdss可以通过移除位于DMOS晶体管下面的部分体区104来增大。图2示出说明常规Udrea DMOS晶体管200的示例的横截面图。

Udrea DMOS晶体管200与DMOS晶体管100类似，并且因此使用相同的参考数字来指示两种DMOS晶体管共有的结构。如图2所示，Udrea DMOS晶体管200与DMOS晶体管100的不同之处在于Udrea DMOS晶体管200具有背面开口210，该背面开口延伸穿过体区104以暴露出位于DMOS晶体管200下面的绝缘体层106的一部分。

然而，尽管Udrea DMOS晶体管200增加了晶体管的击穿电压BVdss，但是背面沟槽蚀刻显著增加了工艺流程的复杂度，需要厚SOI晶片用于使蚀刻停止进行，并且可能需要高费用支出来购买该工艺流程所需要的设备。

附图说明

图1是示出常规横向DMOS晶体管100的示例的横截面图。

图2是示出常规Udrea DMOS晶体管200的示例的横截面图。

图3是示出根据本发明的DMOS晶体管300的示例的横截面图。

图4是进一步示出根据本发明的DMOS晶体管300的操作的图表。