[发明专利]具有外围电路的主板上方中介层

说明书

背景

在所有不同类型的计算器件中，中央处理单元的运行速度不断增加，外围电路（诸如存储器、外围计算接口（PCI）电路、图形处理器及许多其他）中也出现了类似的增益。然而，速度上的增益已经开始陷入外部物理局限，这限制了处理器与关联的外围器件（包括存储器）之间的数据传递速度，从而妨碍了性能。这些局限包括：由高电容/高电阻信号线导致的信号完整性问题；印刷电路板上的紧密线间距，这引起串扰；信号路径中的连接器和电路迹线间断；以及增加的功耗，这导致更高的设备温度以及热管理问题。处理这些因素常常导致延长的、更昂贵的设计周期、更高成本的主板布图和制造，以及更复杂和高成本的冷却技术。

人们可以把信号完整性看作在信号线的一端接收到的数据值与从另一端发送的数据值相匹配的置信度量（measure of confidence）。随着传输速度的增加，以前不重要的电路不理想性（诸如串扰、线路电容以及阻抗间断）对信号保真度具有更大的影响，这将可实现的速度限制在比原生半导体器件本来能够支持的要低的水平。

CPU和存储器器件内的元件的数量以及它们原生的开关速度已经沿着增加处理速度的路线增加，且输入/输出（I/O）引脚的数量已经类似地增加以提供到外界的更宽的数据路径从而更快的传输速率；然而，一般的封装尺寸保持相同或更小。这导致了越来越密集的CPU连接器引脚阵列，这进而迫使外围器件与CPU之间的信号线被越来越紧密地放置在一起。这增加了线-线耦合，造成了更大的串扰，且降低了信号完整性。

与目前架构关联的其他特性也导致降低信号完整性。增加存储器容量的趋势导致越来越多的存储器器件被连接到存储器总线，这常常导致更长的总线长度以容纳更多的存储器模块。然而，更长的线是有代价的，这包括：信号路径中相对高的电容、信号路径中相对高的串联电阻、信号路径中更多数量的间断，以及总线的驱动端与最近和最远的负载或目的地器件之间更大的时延差距（disparity）。

在一个典型的存储器阵列中，发送和接收活动的精确同步对适宜的总体运行是至关重要的。随着越来越多的存储器或其他外围电路或器件沿着总线被连接，CPU与最近的目的地或负载器件之间的时延以及CPU与最远的目的地或负载器件之间的时延之间的差距成为问题。为了适宜的同步，所有器件必须等待直到某些信号已被接收，从而将整个网络的速度限制到最慢的（最远的）器件的速度。各种技术被用来试图减轻这一所谓的差分延迟（differential delay）问题，但一般地，线越长，总体性能就越慢。

CPU与存储器或其他外围设备之间的信号线可以被制作为具有特定线阻抗的传输线（具有驱动端端子和负载端端子）或制作为简单的接线。传输线一般提供最高速度的信号传输环境，但为了适宜的信号完整性需要将传输线电阻性地端接则要求使用额外的电源和端接电阻器，以及伴随着的功率增加。如果适宜地端接，则理想的传输线不论长度如何都能够提供良好的信号保真度；然而，在存储器系统中，沿着线的每个连接或“抽头（tap）”以及接线本身固有的串联电阻沿着线破坏或衰减信号，并且在任何给定的运行频率下对有用长度造成了限制。

也可以将信号线设计成简单的接线，在这种情况下它们不要求端接，然而，它们的性能会受限于金属的串联电阻，以及到地面和/或其他附近接线的寄生电容。

每个信号线中的串联电阻都消耗了该线的输入端存在的信号功率的一部分，将电能转换成热，并且在这一过程中使信号衰减。线越长，信号衰减就越大，直到在某一点，该接收端不再能识别被编码在信号上的信息。这就对信号路径的长度施加了限制，这将很可能不同于上面描述的传输线环境中的情况，因此对存储器的总体尺寸施加了限制。放大器、缓冲器和中继器可以缓解这个问题，但这些都会增加总体部件数量和板面积，增大功率和热负荷，并且增加系统的成本和复杂性。

被制作成简单接线的信号线也对它们到地面和周围导体的电容敏感，并且受到该电容的限制。随着线长度的增加、或者到地面或其他导体的物理距离的缩短、或者抽头数量的增加，线电容也增加。较高的电容结合较高的电阻导致了较低的信号路径带宽，这在数字脉冲串的情况下减慢了上升沿和下降沿。随着沿的减慢，脉冲在时间上伸展，于是在给定的时间段内能够传输的数据位就更少，并且数据传输速率下降或受限。随着脉冲传输速率增加，数据位会跑到一起，从而因所谓的符号间干扰而导致错误。