[发明专利]用于存储器的电路和方法

说明书

技术领域

本发明通常涉及存储器电路，并且尤其涉及动态读取端口电路。

背景技术

最小工作电源电压(Vccmin)是当今处理器的重要参数。减少Vccmin是减少处理器的功率消耗的重要方式。位于处理器内的通常用于高速缓存的寄存器文件(RF)存储单元是减少Vcccmin的限制模块。RF Vccmin典型地是下列三个分量的最大值：写入Vccmin，读取Vccmin和保持Vccmin。

图1示出了传统的所谓“8T”的寄存器文件(RF)位单元，该位单元具有单独的读取端口用于去耦合读取操作。读取Vmin由本地位线(LBL)评估延迟和／或LBL噪声确定。保持器设备P型晶体管(K1-K3)用于减轻噪声影响。由于读取端口的下拉设备(N6，N7)与保持器设备的设备之间的竞争，LBL评估延迟受Vmin影响，也就是说，随着Vmin下降，LBL延迟典型地增加。

不幸的是，利用图1的读取端口电路，Vmin可以被减少到的量会受到限制，例如，主要是由于读取端口下部晶体管(N7)的变化，以及由于宽度量化导致的增加的保持器强度。因此，需要新的方案。

附图说明

在附图中通过示例而非限制的方式说明了本发明的实施例，在附图中，相同的附图标记指代类似的元件。

图1示出了传统的具有读取端口的位单元电路。

图2示出了根据一些实施例的具有读取端口的位单元电路，所述读取端口具有数据依赖性增强。

图3说明了根据一些实施例的用于电容性耦合的数据依赖性电容。

图4示出了根据一些实施例的具有读取端口的位单元电路，所述读取端口具有可选择地可接合的数据依赖性增强电路。

具体实施方式

下面将介绍数据依赖性增强(DDB)位单元的实施例，该数据依赖性增强(DDB)位单元可以在不必增加设备尺寸的情况下来允许较小的最小单元供电(Vmin)。实际上，在一些实施例中，对于每本地位线(LBL)上高达64个或者甚至超过64个的位单元，可以将Vmin从220减少到260mV(例如减少到大致0.6V)。

在一些实施例中，在读取操作期间，通过将上升变换从生效的读取字线电容性耦合到读取端口数据晶体管(例如，N7)的栅极，可以改善该读取端口数据晶体管的驱动强度。

图2示出了根据一些实施例的具有数据依赖性增强的位单元电路。该电路结合有由N5和P3形成的数据传输设备以及由P型晶体管P4形成的耦合电容器。(取决于对于给定处理的可用选择，可以使用任何类型的电容器。在许多CMOS处理中，电容器源自诸如PMOS晶体管的晶体管，将源极和漏极连接到一起用于一个端子并且栅极用于另一端子。而且要注意到，数据传输设备由P型设备和N型设备按照类似传输门布置的形式形成。在这一实施例中，N型设备总是导通。然而，需要认识到，可以使用任何合适的耦合路径。例如，尽管可能期望P型和N型设备二者用于逻辑1和逻辑0的更加有效的耦合，但是可以省去N型设备N5。实际上，在一些实施例中，可以省去整个传输设备，仅留下用于将RWL电容性耦合到数据晶体管栅极的电容器P4。)

在描述的实施例中，存在经过开关电容器P3的栅-源电容以及从电容器P4的到数据晶体管的栅极(Vx)的电容性耦合。在一些实施例中，如果P3的栅-源电容足够，则可以省去单独的电容器(P4)。还要注意到，在一些方案中，可以增强RWL节点。

图3说明了根据一些实施例用于图2的电路中的电容性耦合的数据依赖性电容。图3示出了电容性配置的P型晶体管P4的电容如何取决于位单元中的位(Bit)的值。在说明的图形中，x轴V代表经过P4的电压(V_RWL-V_Vx)。对于存储的位单元数据=1，晶体管P4处于提供较高栅极电容的反转区(RWL=0，Vx=1)，并且因而提供经过P4的较高电容。另一方面，对于存储的位单元数据=0，晶体管P4处于耗尽区(RWL=0，Vx=0)，导致P4具有减小的电容。因而，由于当Vx导通N7(位单元数据为1)时，数据依赖性电容较高，并且当Vx足以保持N7截止(数据为0)时，数据依赖性电容较低，因此，数据依赖性电容具有这一配置是有益的。

同时参照图2和图3，将详细描述操作。当读取1时，内部节点(数据晶体管栅极节点Vx)被初始化在Vcc(由于RWL为低时，P3导通。)当RWL生效(高)时，RWL上的上升变换变为电容性耦合到节点Vx(数据晶体管栅极)，这使数据晶体管(N7)被更强地驱动。因此，可以忍受较小的Vmin。