[发明专利]对具有最小纵向互连的混合图像传感器使用堆叠方案的像素阵列区域最优化

说明书

技术领域

本公开总体涉及电磁感测和传感器，并且还涉及低能量电磁输入条件以及低能量电磁吞吐量条件。具体而言，本公开涉及（但不必纯粹涉及）最优化像素阵列区域，并对在基板之间具有最小纵向互联的混合图像传感器使用堆叠方案以及还包括最大化像素尺寸/裸片尺寸（区域最大化）的关联的系统、方法和特征。

背景技术

大体上，利用和包括成像/摄像技术的使用的电子装置的数量已经普及。例如，智能电话、平板电脑、或其他手持计算装置都包括和利用成像/摄像技术。成像/摄像技术的使用不限于消费者电子产业。各种其他使用领域也利用成像/摄像技术，包括各种工业应用、医学医用、家庭和商业安全/监督应用以及更多。事实上，成像/摄像技术在邻近的所有工业中均被利用。

由于成像传感器非常普及，市场中对于越来越小的高清晰度的成像传感器的需求显著地增加。高分辨率和高清晰度意味着必须在相对较小的空间内移动更多的数据。本公开的装置、系统和方法可以用于考虑尺寸和形状因素的任何成像应用中。公开可以利用多种不同类型的成像传感器，例如，电荷耦合装置（CCD）或者互补金属氧化物半导体（CMOS）、或者目前已知的或可以在将来变得已知的任何其他图像传感器。

CMOS图像传感器典型地将整个像素阵列和有关的电路（例如，模数转换器和/或放大器）安装在单个芯片上。CMOS图像传感器的尺寸限制通常要求在越来越小的范围内移动越来越多的数据。由于在CMOS图像传感器的设计和制造中需要解决多个考虑，所以可以在传感器和其他重要功能（例如，信号处理）之间将电路之间的接触垫片制造得越来越小。因此，例如，由于有关电路可能占据的区域被减少，所以增加像素阵列区域可能伴随其他区域中的折中（例如，A/D转换或其他信号处理功能）。

本公开通过使在第一基板上的像素阵列以及后续基板上的堆叠的相关电路最优化及最大化，来在没有牺牲数据处理质量的情况下，使像素阵列最优化及最大化。本公开利用背面照明和其他领域中的进步来使基板上的像素阵列的区域最优化。堆叠方案和结构允许更高功能的、大型电路能够被利用而同时保持小的芯片尺寸。

本公开的特征和优势将在如下的描述中陈述，并且部分地从描述中变得显而易见，或者可在无需过度的试验的情况下通过本公开的实践了解到。可以通过在所附权利要求中具体地指出的仪器和组合来实现并且获得本公开的特征和优势。

附图说明

通过考虑结合附图给出的后续详细描述，本公开的特征和优点将变得显而易见，其中：

图1a是构建在单个基板上的成像传感器的实施例的示意图；

图1b是根据本公开的教导和原理用于示出处理电路相对于像素阵列的远程设置的成像传感器的实施例的示意图；

图2示出根据本公开的教导和原理的在多个基板上建立的成像传感器的实施例的示意图；

图3a示出在单片上制造的成像传感器的实施例的透视图，并且示出包括像素和支持电路的多个列，其中，支持电路的宽度为一个像素；

图3b示出在单片上制造的成像传感器的实施例的俯视图，并且示出包括像素和支持电路的多个列，其中，支持电路的宽度为一个像素；

图3c示出从图3a中取出的包括像素和支持电路的单个列的透视图；

图3d示出从图3b中取出的包括像素和支持电路的单个列的俯视图；

图3e示出在单片上制造的成像传感器的实施例的透视图，并且示出包括像素和支持电路的多个列，其中，支持电路的宽度为两个像素；

图3f示出在单片上制造的成像传感器的实施例的俯视图，并且示出包括像素和支持电路的多个列，其中，支持电路的宽度为两个像素；

图3g示出根据本公开的教导和原理的在多个基板上建立的成像传感器的实施例的透视图，像素阵列在第一基板上并且支持电路位于第二基板或后续基板上，其中该基板具有示出连接多个基板的互连和过孔；

图3h示出在图3g的多个基板上建立的成像传感器的实施例的正视图；

图3i示出在多个基板上建立的成像传感器的实施例的透视图，其中，形成像素阵列的多个像素列位于第一基板上并且多个电路列位于第二基板上，并且示出一个像素列和与该像素列关联的或对应的电路列之间的电连接和通信；

图3j示出从图3i中取出的单个像素列和单个电路列的透视图，以示出单个像素列和单个电路列之间的电连接；

图3k示出从图3i和图3j中取出的单个像素列和单个电路列的正视图，以示出单个像素列和单个电路列之间的电连接；