[发明专利]芯片堆叠

说明书

相关申请的交叉引用

本申请根据美国法典第35条第119（e）款要求2011年5月19日提交的美国临时专利申请号61/487,890的权益，其内容被整体地通过引用结合到本文中。

技术领域

本文公开的主题涉及微电子和光电子芯片的组装。

背景技术

芯片的垂直堆叠已变成微电子行业中的重要追求。由于在增长的功能（诸如更快的速度或存储容量）当中的对电子部件（诸如存储卡产品）的小型化的增加的需求，要求越来越多的芯片配合到越来越少的封装空间中。在集成芯片设计中，更多的功能或存储一般等效于f晶体管数上的增加，其转换成附加的芯片空间。由于晶片处理是二维过程，所以芯片只能在尺寸方面横向地增长以装进更多的晶体管。

朝向有限空间中的增加的晶体管计数的一个解决方案是芯片堆叠。这允许在不增加横向尺寸的情况下将多个芯片相互上下地堆叠。这也是切实可行的，因为芯片在高度上通常是薄的，并且晶片薄化是微电子行业中的常见实践。

芯片堆叠的障碍之一是从芯片到封装的丝焊（wire bond）的考虑。在典型集成电路芯片中，存在必须在外部经由丝焊而连接以建立电连接的许多接合焊盘。由于接合楔或球（取决于丝焊的类型）的有限高度和与该接合相关联的丝高度，不能在不考虑用来建立电连接的接合楔或球的情况下将芯片堆叠到彼此上面。

存在能够实现芯片堆叠的两个常用的常规方法。如图1A中所图示的第一方法涉及不相同尺寸的芯片10、12在基板14上的堆叠。如图1A中所示，芯片尺寸沿着堆叠向下变得越来越大。这允许处于芯片10的边缘处的区域10'从堆叠中的较高芯片12下面伸出以容纳丝焊11。然而，通过从最小至最大来产生芯片并将芯片进行分层实现的芯片布置降低了灵活性，因为必须使用每个层中的特定尺寸的芯片。并且，根据在其中形成的器件而使得朝向堆叠下端的芯片比它们需要成为的更大，因此浪费芯片空间。

第二常采用的方法是隔离层16的引入，如图1B中所示。此类隔离层是在面积上小于实际芯片10、12的类似材料的任意层。隔离层被接合在实际芯片之间，因此在有效芯片的边缘处产生凹坑区域12'，以容纳丝焊11。

虽然芯片的尺寸并未如在第一方法中那样受限，但第二方法不是没有其自己的缺点。例如，隔离层招致附加成本、附加高度，并且还妨碍从芯片到封装的热传导。

在任一情况下，必须将接合焊盘定位于芯片的边缘附近以便接入堆叠中的芯片的接合焊盘。

除了芯片堆叠用于集成电路的使用之外，芯片堆叠还已被引入到光电子器件中。

例如，以不同的波长进行发射的发光二极管（LED）芯片能够被相互上下地堆叠，以产生色彩混合输出，条件是芯片是透明的（例如，在堆叠底部处的芯片能够是半透明的）。从每个芯片发射的光被耦合到上面的芯片，并且由于光学通道的重叠而自然地与从该芯片发射的光混合。从所有芯片发射的光被混合在一起并通过堆叠中的顶部芯片发射，提供多色且色彩可调谐的光。这要求将来自各个芯片的横向发射最小化。

使用芯片堆叠的两个所描述方法中的任一个都能够由于意图容纳堆叠中的每个芯片的丝焊的边缘的暴露而引起来自各个LED芯片的显著漏光。

发明内容

本发明针对一种堆叠集成电路芯片，使得具有周围电路的每个芯片的丝焊互连被容纳在最小空间中的方法。其还涉及垂直堆叠芯片组件。

在说明性实施例中，该方法包括步骤：将第一芯片附接于封装的基部并形成将第一芯片的顶面上的第一焊盘电连接到封装的第一焊盘的第一丝焊。然后，在与连接到第一芯片的第一焊盘的第一丝焊的一部分相对应的位置处，在第二芯片的底面中形成第一沟槽。

将第二芯片附接于第一芯片，使得第二芯片中的第一沟槽在被连接到第一芯片的第一焊盘的那部分第一丝焊上被对准。然后，形成将第二芯片的顶面上的第二焊盘电连接到封装的第二焊盘的第二丝焊。

当将三个芯片堆叠时，在下一步骤中，在与连接到第二芯片的第二焊盘的第二丝焊的一部分相对应的位置处，在第三芯片的底面中形成第二沟槽。然后，将第三芯片附接于第二芯片，使得第三芯片中的第二沟槽在连接到第二芯片的第二焊盘的那部分第二丝焊上被对准。最后，形成将第三芯片的顶面上的第三焊盘电连接到封装的第三焊盘的第三丝焊。

能够通过直接写入激光微加工来产生芯片底部中的沟槽。特别地，能够通过使激光束聚焦到与沟槽的期望宽度相对应的光斑尺寸并使激光束线性地套孔以沿着与堆叠中的在其下面的芯片的第一焊盘相对应的路径切除芯片的底面，来形成所述沟槽。