[发明专利]集成电路

说明书

技术领域

本发明通常涉及集成电路，且具体地涉及能够重配置逻辑的集成电路、具有能够改变功能的指令集的可重配置处理器、以及编译处理方法。本发明涉及在由同一申请人提交的PCT/JP2011/053225中描述的发明（在下文中被称为基本发明）的改进发明。

背景技术

传统上，在半导体集成电路中，通过设计专用LSI（大规模集成电路）来实现高性能和小芯片面积，且通过批量生产来实现低制造成本。然而，需要对于每个单独的应用进行开发，且存在增加开发成本的趋势。此外，不容易改变专用LSI的功能。通常，当需要改变该功能时，需要对设计和制造过程的部分或全部进行重建。

当FPGA（现场可编程门阵列）中的功能改变时，并不必需重新执行制造过程，但必须在RTL（寄存器传送级）设计之后重新执行设计过程。特别是，在定时设计中，在逻辑元件被布置之前，用于连接在逻辑元件之间的配线通道的长度是未知的。通常，因为配线通道路径的绕行量大，FPGA具有比专用LSI和ASIC（专用集成电路）低的操作频率。因此，存在下列问题：每当FPGA被重新设计时，FPGA的最大操作频率可能改变。此外，因为大通道区必须连接在逻辑元件之间，FPGA的芯片面积为专用LSI的芯片面积的几倍或十倍，且因此FPGA的成本降低是困难的。

通过处理器或DSP（数字信号处理器）的软件处理对于功能改变是灵活的，并具有高度的一般通用性，使得批量生产和低成本通常是可能的。然而，与积和操作和逐寄存器基本逻辑操作相比，软件处理对逐比特基本操作通常较差。此外，在复杂通信处理或高级图像处理中，与专用LSI比较，软件处理不能提供足够的性能。用于增强性能的一般方法是操作频率的增加。然而，这提出增加功耗的问题。

与通过一般处理器的软件处理相比，DRP（动态可重配置处理器）能够处理功能改变，并被预期执行高速处理。然而，在现有产品中的逻辑重配置元件的数量大约从16到1024，且小于FIPGA中的数量。这提出灵活性问题。此外，一些DRP要求用于连接在逻辑重配置元件之间的相对较大的配线通道区。在一些情况下，需要用于与该配线通道连接的配线的大绕行量。因此，作为关键路径的信号传输延迟很大。与专用LSI相比，难以增加操作频率。而且，需要用于将逻辑重配置元件连接到用于逻辑重配置元件的存储器的配线通道区。因此，由于大面积，与专用LSI和ASIC相比，难以降低成本。

现有技术文献

专利文献

专利文献1：JP-2000-232162A

专利文献2：JP-2000-138579A

专利文献3：JP-H9-74351A

专利文献4：JP-H5-74935A

发明内容

由本发明解决的问题

根据类型，常规集成电路具有以下缺点。

（1）专用LSI可实现高吞吐量，但每当要求功能改变时需要修改设计和半导体制造过程。

（2）FPGA不需要对于每个应用的半导体制造过程，但具有在操作频率和成本方面的问题。

（3）DSP具有一般通用性，并可灵活地处理功能改变，但具有在逐比特基本操作效率、吞吐量、以及功耗方面的问题。

（4）DRP可灵活地处理功能改变，但具有在灵活性和操作频率方面的问题。

这些具有关于逻辑元件的逻辑互换性、逻辑重配置元件的数量、操作频率、芯片面积、一般通用性、功耗和成本的优点和缺点。因此，根据应用、开发成本或商业条件，集成电路产品的类型应被合适地选择。

本发明鉴于这些问题而产生，并被提供来改进常规集成电路。

具体来说，第一目的是提供可最小化用于包括逻辑重配置元件的单位单元（unit cell）之间的电连接（在逻辑重配置元件之间的电连接）的配线通道区的集成电路。

第二目的是当包括逻辑重配置元件的单位单元布置在阵列中以构成叶单元模块时提供可灵活地提供大规模组合电路的集成电路。

第三目的是当包括逻辑重配置元件的单位单元按照阵列布置以构成叶单元模块时提供能够有效实现电路功能的集成电路。

第四目的是使确定逻辑重配置元件的逻辑的存储器元件的电路规模小型化。

用于解决问题的手段

为了解决上述问题，根据权利要求1的集成电路包括阵列，在所述阵列中，多个单位单元按照矩阵布置，每个单位单元具有预定形状，其中：