[发明专利]具有替换控制栅极和附加浮置栅极的非易失性存储器位单元

说明书

技术领域

本公开内容主要地涉及非易失性存储器领域、具体地涉及非易失性存储器位单元布局。

背景技术

非易失性存储器（NVM）是指在未被供电时持久地存储信息位的存储器。非易失性存储器位单元（NVM位单元）存储单个数据位。使用具有浮置栅极的晶体管来实施一些类型的NVM位单元。在浮置栅极上驻留的电荷数量确定位单元是否存储逻辑“1”或者逻辑“0”。浮置栅极称为“浮置”，因为氧化物或者电介质从周围电隔离栅极。一些NVM可以在位单元中存储多于一个状态。

为了扩展应用并且减少存储器器件的成本，希望减少对于NVM位单元的功率和尺寸要求。一种减少对于NVM位单元的功率和尺寸要求的方式是减少在位单元浮置栅极与向浮置栅极添加和从浮置栅极去除电荷的位单元沟道之间的屏障的厚度。更薄屏障允许更小总器件并且降低为了改变浮置栅极的逻辑状态所需要的功率数量。传统上，NVM位单元已经由在也称为栅极氧化物的SiO₂屏障上面的多晶硅或者Si₃N₄浮置栅极构成。为了制成汲取更少功率的更小器件，位单元制造商已经通过用更高介电常数（高K）材料替换传统SiO₂来减少栅极氧化物的有效厚度。无需持久地存储状态的逻辑器件的制造商可以比NVM的制造商更激进地伸缩栅极氧化物厚度并且更容易改变材料。

用作栅极氧化物的高K材料包含陷阱。陷阱是屏障中的如下缺陷，电子可以移入和移出这些缺陷。如果陷阱紧密靠近，则电子能够从一个陷阱移向另一陷阱。这一陷阱跳跃称为陷阱辅助的泄漏。陷阱辅助的泄漏妨碍NVM位单元中的长期数据存储。即使有防止电子向另一节点泄漏的屏障，与浮置栅极接近的陷阱也仍然可能使包括高K屏障的位单元经历记忆效应。当陷阱在向浮置栅极添加或者从浮置栅极去除电荷时变成填充有穿过屏障传输的电荷载流子时引起记忆效应。在浮置栅极被编程为相反状态时，在陷阱中存储的电荷随时间迁移回到浮置栅极。这使浮置栅极恢复或者部分地恢复到它的先前状态。如果有足够填充的陷阱，则记忆效应可能变得严重到足以使得难以在位单元上维持两个不同逻辑状态（例如0和1）。可以通过过度编程来补偿记忆效应。然而过度编程可能引起其它问题、比如使屏障电介质磨损或者不能执行将来写入操作。

利用传统栅极氧化物型屏障，记忆效应不是重要问题，因为栅极氧化物、比如SiO₂一般具有很少陷阱。然而，高K材料的陷阱丰富，使得记忆效应是个严重的问题。除了记忆效应问题之外，陷阱还可能引起其他问题，比如随机电报杂音（即阈值电压变化）。

发明内容

示例各实施例包括一种具有两个氧化物屏障的非易失性存储器（“NVM”）位单元，这两个屏障中的第一氧化物屏障将逻辑浮置栅极从高K屏障和替换金属控制栅极分离。第二屏障将逻辑浮置栅极从衬底分离。位单元具有减少的功率和尺寸要求并且不会经历使用替换金属栅极和高K屏障的现有平面位单元的显著记忆效应特性。可以使用尺寸22纳米和以下的互补金属-氧化物-半导体（CMOS）逻辑工艺来构造位单元。位单元的设计防止记忆效应问题以及在位单元的创建期间的热引起的问题。利用附加工艺步骤，位单元可以用来制造嵌入式闪存、磁阻随机存取存储器（MRAM）或者铁电随机存取存储器。

在一个示例实施例中，位单元包括由源极、漏极和沟道区域构成的衬底。底部屏障、例如二氧化硅屏障位于沟道区域上方。浮置栅极位于底部屏障上方并且覆盖沟道区域。顶部屏障位于浮置栅极上方。电介质层位于顶部屏障上方。电介质层由具有比顶部屏障的介电常数更高的介电常数的材料构成。电介质层包含电介质材料，该电介质材料包含比SiO2显著更多的陷阱。电介质层覆盖顶部屏障并且延伸过浮置栅极、由此至少部分地包围顶部屏障、底部屏障和浮置栅极。控制栅极位于电介质层的至少部分上方。控制栅极也至少部分地包围顶部屏障、底部屏障和浮置栅极

附图说明

图1a和1b是常规NVM位单元的简化横截面图。

图2a和2b是根据一个实施例的绝缘体上硅（SOI）型NVM位单元的垂直横截面图。

图3是根据另一实施例的绝缘体上硅（SOI）型NVM位单元的横截面图。

图4是根据一个实施例的体硅型NVM位单元的横截面图。

图5是根据另一实施例的体硅型NVM位单元的横截面图。

图6是根据一个实施例的用于生产图2a和2b的NVM位单元的CMOS工艺的流程图。

图7a至7h图示根据一个实施例的图2a和2b的NVM位单元的构造。