[发明专利]采用用于结势垒阵列的元件的凹处的肖特基二极管

权利要求书

1.一种半导体设备，包括

具有第一表面的漂移层，所述第一表面具有活性区域和多个结势垒元件凹处，其中所述漂移层掺杂有第一电导率类型的掺杂材料；

在所述第一表面的活性区域上的用以形成肖特基结的肖特基层；和

多个第一掺杂区域，其延伸到在所述多个结势垒元件凹处中对应多个的附近的漂移层中，并且在所述肖特基结下方的漂移层中形成结势垒元件的阵列，其中所述多个第一掺杂区域掺杂有第二电导率类型的掺杂材料，所述第二电导率类型与所述第一电导率类型相对。

2.根据权利要求1所述的半导体设备，其中所述多个结势垒元件凹处中的每一个具有底部和至少一个侧部，并且所述多个第一掺杂区域中的每一个延伸到在所述多个结势垒元件凹处中对应一个的所述底部和至少一个侧部附近的漂移层中。

3.根据权利要求1所述的半导体设备，其中所述结势垒元件阵列中的结势垒元件在所述漂移层内与彼此分离。

4.根据权利要求1所述的半导体设备，其中所述多个结势垒元件凹处中至少之一的深度至少是0.1微米。

5.根据权利要求4所述的半导体设备，其中所述多个结势垒元件凹处中至少之一的宽度至少是0.5微米。

6.根据权利要求1所述的半导体设备，其中所述多个结势垒元件凹处中至少之一的宽度至少是0.5微米。

7.根据权利要求1所述的半导体设备，其中所述漂移层此外与边缘终端区域相关联，所述边缘终端区域与所述活性区域基本上横向相邻并且包括边缘终端结构。

8.根据权利要求7所述的半导体设备，其中所述边缘终端结构包括多个保护环，并且所述漂移层的第一表面包括多个保护环凹处，使得所述多个保护环中至少一些是延伸到在所述多个保护环凹处中对应多个的附近的漂移层中的第二掺杂区域，并且所述第二掺杂区域掺杂有第二电导率类型的掺杂材料。

9.根据权利要求8所述的半导体设备，其中所述多个保护环中的保护环在所述漂移层内与彼此分离。

10.根据权利要求7所述的半导体设备，其中所述边缘终端区域具有从所述第一表面延伸到所述漂移层中的边缘终端凹处，并且所述边缘终端结构包括在所述边缘终端凹处的底面中所形成的多个保护环。

11.根据权利要求10所述的半导体设备，其中所述边缘终端凹处的底面包括多个保护环凹处，使得所述多个保护环中的至少一些是延伸到在所述多个保护环凹处中对应多个的附近的漂移层中的第二掺杂区域，并且所述第二掺杂区域掺杂有第二电导率类型的掺杂材料。

12.根据权利要求11所述的半导体设备，其中所述边缘终端凹处和所述多个保护环基本上在所述活性区域附近延伸。

13.根据权利要求10所述的半导体设备，其中凹井被形成在所述边缘终端凹处的底面下方的漂移层中，并且所述凹井掺杂有第二电导率类型的掺杂材料。

14.根据权利要求10所述的半导体设备，其中所述活性区域被提供在所述漂移层中的台面上，并且此外包括基本上在所述肖特基层附近延伸的台面保护环，使得所述台面保护环居于所述肖特基层和所述多个保护环之间。

15.根据权利要求14所述的半导体设备，其中在所述活性区域附近的漂移层的第一表面包括台面保护环凹处，使得所述台面保护环是延伸到在所述台面保护环凹处附近的漂移层中的第二掺杂区域，并且所述第二掺杂区域掺杂有第二电导率类型的掺杂材料。

16.根据权利要求1所述的半导体设备，其中所述肖特基层由具有低势垒高度能力的金属形成。

17.根据权利要求16所述的半导体设备，其中所述肖特基层的具有低势垒高度能力的金属包括钽。

18.根据权利要求16所述的半导体设备，其中所述肖特基层的具有低势垒高度能力的金属包括由钛、铬和铝所构成的组中至少之一。

19.根据权利要求16所述的半导体设备，其中所述肖特基层的具有低势垒高度能力的金属基本上由钽构成。

20.根据权利要求1所述的半导体设备，其中所述肖特基结具有小于0.9电子伏特的势垒高度。