[发明专利]在IC封装中封装DRAM和SOC

说明书

一种集成电路封装，包括第一存储器裸片、第二存储器裸片、第一基板和第二基板，第一存储器裸片具有第一组连接件，第二存储器裸片布置成邻近第一存储器裸片，第二存储器裸片具有第二组连接件，第一基板具有第一开口和第二开口，第一基板具有第三组连接件和第四组连接件，第三组连接件经由第一开口连接到第一存储器裸片的第一组连接件，第四组连接件经由第二开口连接到第二存储器裸片的第二组连接件，并且第二基板具有设置在其上的第一集成电路。第一基板连接到第二基板，其中第一集成电路设置在第一基板和第二基板之间。

相关申请的交叉引用

本申请要求2012年8月21日提交的申请号为13/590,949的美国专利申请的优先权，并且还要求2011年8月23日提交的申请号为61/526,586的美国临时申请以及2011年10月18日提交的申请号为61/548,344的美国临时申请的权益。

本申请涉及2009年9月23日提交的申请号为12/565,430的美国申请，其要求以2008年9月23日提交的申请号为61/099,355和2008年12月9日提交的申请号为61/121,018的美国临时申请为优先权。

上述申请的公开内容在此被全文引入作为参考。

技术领域

本公开总体涉及集成电路，更具体地涉及在单个集成电路(IC)封装中封装动态随机存取存储器(DRAM)和片上系统(SOC)。

背景技术

在此提供的背景描述是为了大致呈现本公开的环境。当前署名的发明人的工作，到该工作在本背景部分被描述的程度，以及在提交之时本不能作为现有技术的本说明书的各个方面，既非明确也非隐含地被认为是针对本发明的现有技术。

动态随机存取存储器(DRAM)产业已经试图解决涉及高性能DRAM的问题，高性能DRAM被用于高端应用处理器，诸如智能电话或平板电脑处理器。如今，产业中正在使用低功率(LP)双倍数据速率(DDR)DRAM，诸如LP-DDR2和DDR3DRAM。在本公开中，术语DDR或DDRx(其中x是大于或等于1的整数)将分别用于表示DDR DRAM或DDRx DRAM。缩写DRAM将被省略以提高可读性。

电子器件工程联合会(JEDEC)目前正在讨论LP-DDR3、DDR4以及超宽I/O DRAM。超宽I/O DRAM被期望解决带宽挑战，但是它的代价是需要昂贵的硅穿孔(TSV)技术。除了成本，对于每一代的超宽I/O DRAM，客户将需要利用超宽I/O DRAM来重新设计TSV和/或片上系统(SOC)。

发明内容

集成电路封装包括第一存储器裸片、第二存储器裸片、第一基板和第二基板，第一存储器芯片具有第一组连接件，第二存储器裸片布置成邻近第一存储器裸片，第二存储器裸片具有第二组连接件，第一基板具有第一开口和第二开口，第一基板具有第三组连接件和第四组连接件，第三组连接件经由第一开口连接到第一存储器裸片的第一组连接件，第四组连接件经由第二开口连接到第二存储器裸片的第二组连接件，第二基板具有设置在其上的第一集成电路。第一基板连接到第二基板，其中第一集成电路设置在第一基板和第二基板之间。

在其它特征中，第三组和第四组连接件中的每组连接件被布置成三排，间距为小于或等于0.4毫米。

在其它特征中，第一集成电路是片上系统。第一和第二存储器裸片被设置在所述第一基板的顶部。第一基板被设置在第二基板的顶部。

在其它特征中，该集成电路封装还包括热沉，其设置在第一和第二存储器裸片的顶部。

在其它特征中，第三组连接件通过键合引线被连接到第一组连接件，并且第二组连接件通过键合引线被连接到第四组连接件。

在其它特征中，集成电路封装被配置为连接到印刷电路板上的连接件或第二集成电路的连接件。