[发明专利]集成电路、多核处理器装置以及集成电路的制造方法

说明书

技术领域

本发明涉及一种三维集成电路。

背景技术

层叠多个芯片并以硅贯通电极(Thr ough S i l i c on V i a：以下称为“T SV”)或微凸块等将这些多个芯片之间连接的集成电路，通常被称为三维集成电路。三维集成电路作为实现电路的高速化、数据通信的宽带化以及低电能化等的高性能集成电路而被寄予厚望。

另外，专利文献1公开了一种具有输出驱动电路的半导体集成电路；专利文献2公开了一种使输出缓冲器的电流驱动能力可变的存储器控制器。

现有技术文献

专利文献

专利文献1：JP特开平2—125518号公报

专利文献2：JP特开平10—050070号公报

发明内容

发明要解决的技术课题

本发明的目的为，提供一种在构成三维集成电路的各芯片中，使用共同的用于制造芯片的掩模并且抑制了制造成本的三维集成电路。

解决技术课题的手段

本发明就是为了达到上述目的而实现的。本发明的集成电路包括一个或一个以上的层叠的同一布局的芯片，芯片具有硅贯通电极和与硅贯通电极连接的布线层，当每隔两个芯片使硅贯通电极的端部与布线层相对置层叠时，硅贯通电极的端部位置与布线层的接触用焊盘的位置一致；当每隔两个芯片使布线层彼此相对置层叠时，一方的布线层的接触用焊盘的位置与另一方的布线层的接触用焊盘的位置一致；而且，芯片经由第一凸块与电路板连接，芯片中第一数量的硅贯通电极与一个第一凸块连接，第一数量是2以上的自然数。

发明的效果

根据本发明，用于T SV的缓冲器的驱动能力能够根据芯片之间连接用的焊盘而进行设计，并且，当芯片与电路板连接用凸块连接时，能够并联地使用多个缓冲器来确保大的驱动能力。由此，在芯片中无需确保为了更大的缓冲器的多余的区域，且能够充分获得用于电路板连接用凸块的驱动能力。即，以一个芯片能够对应芯片间连接用及电路板间连接用这两者的用途。因此，通过利用本发明，能够使构成三维集成电路的各芯片相同，由此，能够将用于芯片制造的掩模设为共同的掩模，其结果是，能够抑制制造成本。

附图说明

图1(1)是本发明第一实施方式的三维集成电路的侧剖面图。(2)是表示TSV与对应的芯片间连接用凸块连接的情况的图。(3)是表示多个TSV与对应的一个电路板连接用凸块连接的情况的图。

图2(1)是表示利用本发明第一实施方式的处理器芯片进行TSV配置的情况的部分俯视图，虚线表示处理器芯片下表面的电路板连接用凸块的设置位置。(2)是表示利用本发明第一实施方式的处理器芯片进行TSV配置的情况的部分俯视图，虚线表示处理器芯片下表面的芯片间连接用凸块的设置位置。

图3(1)是表示本发明第一实施方式的变形例中的利用处理器芯片进行T SV配置的情况的部分俯视图，虚线表示处理器芯片下表面的电路板连接用凸块的设置范围。(2)是表示本发明第一实施方式的变形例中的利用处理器芯片进行T SV配置的情况的部分俯视图，虚线表示处理器芯片下表面的芯片间连接用凸块的设置范围。

图4是本发明第一实施方式的其他变形例中的三维集成电路的侧剖面图。

图5是表示本发明第一实施方式的其他变形例中的利用处理器芯片进行T SV配置的情况的部分俯视图。

图6(1)是本发明第二实施方式的三维集成电路的侧剖面图，(2)是本发明第二实施方式的变形例中的三维集成电路的侧剖面图。

图7是具体表示本发明第三实施方式的三维层叠电路中的芯片结构的图。

图8是表示本发明第三实施方式的三维层叠电路中的芯片结构的其他例的图。

图9是具体表示本发明第四实施方式的三维层叠电路中的芯片结构的图。

图10是表示以往的三维集成电路结构的图。

图11(1)是表示TSV与以芯片间连接用凸块为基准而设计了驱动能力的缓冲器以及电路板连接用凸块连接的情况的图。图11(2)是表示TSV与以电路板连接用凸块为基准而设计了驱动能力的缓冲器以及芯片间连接用凸块连接的情况的图。

具体实施方式

(实现本发明实施方式的过程)