[发明专利]一种在网络设备中进行查表的方法和装置

权利要求书

1.一种装置，其特征在于，包括：

多个内存器件，每个器件包括多个内存库；

一个内存控制器，和所述内存器件耦合在一起，用来控制，并从所述多个内存器件中选择一个进行内存操作；

多条地址/命令总线，和所述多个内存器件耦合在一起，且所述内存控制器包括至少一条共享地址/命令总线，所述总线在所述多个内存器件中的至少几个之间共享；

多条数据总线，和所述多个内存器件耦合在一起，且所述内存控制器包括至少一条数据总线，所述总线在至少几个内存器件之间共享，

其中，在采用时分复用技术(TDM)时，所述内存控制器使用内存交错及库仲裁机制来访问所述多个内存器件以及内存库，

其中，所述内存器件包括一代的双倍数据速率(DDR)同步动态随机存取存储器(SDRAM)。

2.根据权利要求1所述的装置，其特征在于，其中，所述多个内存器件包括多个双倍数据速率(DDR)同步动态随机存取存储器(SDRAM)。

3.根据权利要求2所述的装置，其特征在于，其中，所述内存交错及库仲裁机制可以用来提升多个内存器件的查表性能，其中，所述共享地址/命令总线以及共享数据总线，可以用来减少所要求的输入/输出(I/O)引脚的数量，还可以用于耦合内存器件的逻辑单元。

4.根据权利要求1所述的装置，其特征在于，其中，所述多个内存器件可以划分为多个器件组，每个组利用所述共享数据总线耦合到所述内存控制器。

5.根据权利要求4所述的装置，其特征在于，其中，所述各器件组都利用所述共享地址/命令总线耦合到所述内存控制器。

6.根据权利要求4所述的装置，其特征在于，其中，可以利用硅片堆叠技术封装所述各器件组，而无需使用串行器/去串行器(SerDes)，且各器件组共享至少一条所述数据总线以及地址/命令总线。

7.根据权利要求2所述的装置，其特征在于，其中，DDRx SDRAM芯片包括多个DDR3SDRAM芯片、多个DDR4SDRAM芯片、或二者的组合。

8.根据权利要求2所述的装置，其特征在于，其中，所述DDRx SDRAM芯片可以是具有内在时序限制的DDR3SDRAM芯片，限制包括四个窗口激活时间(tFAW)，大约40纳秒(ns)，行单元到行单元的延时(tRRD)，大约10ns，以及行周期时间(tRC)，大约48ns。

9.根据权利要求2所述的装置，其特征在于，其中，所述内存控制器利用两条相应的共享数据总线以及一条共享地址/命令总线从而耦合到两个芯片组，每个芯片组包括两个DDR3SDRAM芯片，其中，每个DDR3SDRAM芯片利用时钟信号总线以及芯片选择信号总线从而耦合到所述内存控制器，其中，DDR3SDRAM芯片中，输入/输出(Input/Output，I/O)总频率为约800兆赫兹(MHz)，查表性能为每秒钟约400兆个数据包(Mpps)。

10.根据权利要求2所述的装置，其特征在于，其中，所述内存控制器利用四条相应的共享数据总线以及一条共享地址/命令总线从而耦合到四个芯片组，每个芯片组包括两个DDR SDRAM芯片，且突发大小为16位，其中，每个DDR SDRAM芯片利用一条时钟信号总线以及一条芯片选择信号总线从而耦合到所述内存控制器，其中，DDR SDRAM芯片中，输入/输出(I/O)总频率约为1.6千兆赫(GHz)，查表性能约为每秒钟800兆个数据包(Mpps)。

11.一种网络器件，其特征在于，包括：

接收器，用来接收多个查表请求；

逻辑单元，用来生成多条命令，所述命令通过至少一条共享地址/命令总线和一条共享数据总线来指示访问多个交错内存芯片和多个交错内存库。

12.根据权利要求11所述的网络器件，其特征在于，其中，交替访问共享了地址/命令总线以及数据总线的内存芯片，其中，并行访问不共享任何总线的内存芯片。

13.根据权利要求11所述的网络器件，其特征在于，其中，在所述多个内存芯片中，至少有几个包括约两个双倍数据速率(DDR)同步动态随机存取存储器(SDRAM)芯片，此外，输入/输出(I/O)频率为约400兆赫兹(MHz)，查表效率为每秒钟约200兆次搜索(Msps)，且无需给内存芯片增加额外的引脚。