[发明专利]网络处理器中的多内核互联

权利要求书

1.一种计算机芯片上的计算机系统，包括：

一个互连电路；

多条内存总线，每条总线将一组对应的多个处理器内核连接到该互连电路上；以及

一个高速缓存，被分成多个条，其中每个条通过一条单独总线连接到该互连电路上；

该互连电路被配置成用于将从该多个处理器内核接收的多个请求分布在该多个条之间，并且

其中该互连电路通过修改这些请求的一个地址部分来转换这些请求，

所述互连电路被配置成用于维持多个标签，所述多个标签指示偶联到所述多个处理器内核之一的一个L1高速缓存的一种状态，并且其中所述互连电路进一步被配置成用于将所述多个请求中的多个标签引导至多个信道，由此并发处理各个所述标签。

2.如权利要求1所述的系统，其中，该互连电路在这些请求的每个请求上执行一个散列函数，该散列函数提供这些请求在该多个条之间的一个伪随机分布。

3.如权利要求1所述的系统，其中，该互连电路进一步包括多个数据输出缓冲器，这些数据输出缓冲器中的每个缓冲器被配置成用于从该多个条中的每个条接收数据并通过该多条内存总线中的一条对应总线输出数据。

4.如权利要求1所述的系统，其中，该互连电路进一步包括多个请求缓冲器，这些请求缓冲器中的每个缓冲器从每组多个处理器接收多个请求并将该请求输出到该多个条中的一个对应的条。

5.如权利要求1所述的系统，进一步包括偶联到这些内存总线中的至少一条内存总线上的至少一个桥接电路，该至少一个桥接电路将该多个处理器内核连接到至少一个片上协处理器。

6.如权利要求1所述的系统，其中，所述多个条被配置成用于延迟将一个提交信号传输至该多个处理器内核，响应于接收到对已经将多个无效信号传输至该多个处理器内核中的全部内核的一个指示，所述多个条传输该提交信号。

7.如权利要求1所述的系统，其中，该互连电路和该多条内存总线可以被配置成用于控制多个无效信号在比到达该多个条之一的一个提交所需的时间更少的时间到达一个L1高速缓存并控制一个后续信号到达接收该无效信号的该多个处理器内核之一。