[发明专利]网络处理器中的多内核互联

说明书

一种网络处理器包括用于处理数据包数据的多个处理器内核。为了为处理器内核提供对内存子系统的访问，一个互连电路对处理器内核和L2高速缓存与其他内存设备之间的通信进行引导。这些处理器内核被分成若干组，每组共享一条单独总线，并且该L2高速缓存被分成多个条，每个条可以访问一条单独的总线。该互连电路处理存储和从跨多条总线从这些处理器内核检索数据的请求，并处理从这些高速缓存条返回数据的响应。其结果是，该网络处理器为多个处理器内核提供高带宽内存访问。

相关申请

本申请2011年10月31日提交的美国申请13/285,629号申请的继续申请并要求其优先权，该申请的整体教导通过引用结合于此。

背景技术

典型的网络处理器对高级网络协议的工作(如数据包处理操作)进行调度和排队，并且在将数据包转发到连接设备之前允许相对于所接收到的数据包内的高级网络协议(例如，传输层和应用层)进行处理。通常由网络处理器执行的功能包括数据包过滤、队列管理和优先级、服务质量增强、以及访问控制。通过利用特定于处理数据包数据的特征，网络服务器可以优化联网设备的接口。

发明内容

本发明的实施例提供了一种用于对网络处理器中的数据传送和处理进行控制的系统。互连电路引导一组多个处理器内核与高速缓存之间的通信。多条内存总线各自将一组对应的多个处理器内核连接到该互连电路上。该高速缓存被分成多个条，其中每个条通过一条单独总线连接到该互连电路上。该互连电路提供了将从该多个处理器内核接收的请求分布在这些高速缓存条之间。

在进一步的实施例中，该互连电路可以通过修改这些请求的一个地址部分来转换这些请求。此转换可以包括在每个请求上执行一个散列函数，这提供了这些请求在该多个条之间的一个伪随机分布。该互连电路或这些高速缓存条可以进一步被配置成用于维持多个标签，这些标签指示一个偶联到该多个处理器内核上的L1高速缓存的状态。该互连电路将所接收的请求内的标签引导至多个信道，由此同时处理多个标签。

在又进一步的实施例中，该互连电路可以包括多个数据输出缓冲器。这些数据输出缓冲器中的每个缓冲器可以从该多个条中的每个条接收数据，和通过这些内存总线中的一条对应内存总线输出数据。该互连电路还可以包括多个请求缓冲器，其中，这些请求缓冲器中的每个缓冲器从每组处理器接收多个请求并将该请求输出到这些条中的一个对应的条。

在进一步的实施例中，一个或多个桥接电路可以偶联到这些内存总线上。这些桥接电路可以将这些处理器内核连接到一个或多个片上协处理器。进一步地，为了保持内存一致性，这些高速缓存条可以延迟将一个提交信号传输至该多个处理器内核。然后，响应于接收到对已经将无效信号传输至该多个处理器内核中的全部内核的一个指示，这些高速缓存条传输该提交信号。该互连电路和多条内存总线可以被配置成用于控制无效信号在比到达该多个条之一的提交所需的时间更少的时间到达一个L1高速缓存并控制一个后续信号到达接收该无效信号的该多个处理器内核之一。

附图说明

根据本发明的示例性实施例的以下更具体的说明，上述内容将是明显的，如在这些附图中展示的，其中贯穿这些不同的视图的相同的参照字符是指相同的部分。这些图不一定是按比例绘制，而是着重展示本发明的实施例。

图1为一个框图，展示了一个网络服务处理器，可以在该网络服务处理器中实现本发明的实施例。

图2为一个实施例中的一致内存互联(CMI)电路和相关联的组件的框图。

图3为一个框图，展示了一个实施例中的对至这些高速缓存条的请求进行的处理。

图4为一个框图，展示了到这些高速缓存条的存储请求中实现的缓冲器。

图5为一个框图，展示了在这些高速缓存条输出的数据中实现的缓冲器。

图6为一个实施例中的高速缓存条的框图。