[发明专利]包括小于沟道面积的活跃浮栅区面积的器件

说明书

背景技术

在喷墨打印头中，在N沟道金属氧化物半导体（NMOS）芯片中已经使用熔丝技术（fuse technology）。在这些芯片中，选择性地燃烧熔丝来对位进行编程。然而，熔丝技术和以该方式对熔丝进行编程具有缺点。熔丝相对大并且可以是不可靠的。并且，燃烧熔丝可以在编程期间损害喷墨的孔口层（orifice layer），并且，在熔丝燃烧完之后，来自熔丝的金属碎屑可以被吸入墨水中并且引起在喷墨笔中的阻塞，导致不良质量的打印。

近年来，已经开发了电可编程只读存储器（EPROM）器件。这些EPROM器件包括没有熔丝的行和列的传导性网格。代替地，存储器单元定位在每个行/列交叉处。每个存储器单元包括晶体管结构和由薄的介电层彼此分离的两个栅极。栅极中的一个是浮栅并且另一个是控制栅或者输入栅。在未编程的存储器单元中，浮栅没有电荷，其使得阈值电压是低的。在已编程的存储器单元中，以电子对浮栅进行充电并且阈值电压较高。为对存储器单元编程，编程电压（例如10到16伏特）被施加到控制栅和漏极。编程电压将受激的电子拖到浮栅，由此增加阈值电压。具有较低阈值电压的存储器单元是一个逻辑值并且具有较高阈值电压的存储器单元是另一逻辑值。

为读取EPROM单元的状态，在EPROM单元的串行路径上偏置行列选择晶体管。经由行列选择晶体管读取指示EPROM单元的逻辑值的EPROM单元的电阻。较高的EPROM电阻减少信噪比并且改进可靠性。

出于这些和其他原因，存在针对本发明的需要。

附图说明

图1是图示了EPROM单元的一个示例的图。

图2是图示了在EPROM芯片中的层的一个示例的图。

图3是图示了使用图2的EPROM芯片的层的EPROM单元的一个示例的图。

图4是图示了EPROM阵列的一个示例的图。

图5是图示了使用图2的EPROM芯片的层的栅耦合的EPROM单元的一个示例的图。

图6是图示了使用图2的EPROM芯片的层的栅耦合的EPROM单元的另一示例的图。

图7是图示了包括栅耦合EPROM单元的EPROM阵列的一个示例的图。

图8是图示了包括EPROM单元的单独和并行寻址的系统的一个示例的图。

图9是图示了EPROM位的一个示例的图。

图10是图示了使用图2的EPROM芯片的层的EPROM单元的一个示例的顶视图。

图11A是图示了在EPROM单元中的层和在EPROM单元中的电容的一个示例的图。

图11B是图示了图11A的EPROM单元的电容的图。

图12A是EPROM单元的沿着图12B的线A-A的取得的横截面图。

图12B是图示了EPROM单元的一个示例的顶视图。

图13是图示了具有每个都小于沟道宽度的活跃浮栅宽度和活跃沟道宽度的EPROM单元的一个示例的顶视图。

图14A是图示了具有源极区、漏极区和沟道的衬底的一个示例的图。

图14B是图示了布置在沟道上的浮栅的一个示例的图。

图14C是图示了布置在浮栅、漏极区和源极区上的第二介电层的一个示例的图。

图14D是图示了蚀刻的第二介电层的一个示例的图。

图14E是图示了布置在第二介电层、浮栅、漏极区和源极区上的金属1层的一个示例的图。

图14F是图示了在蚀刻金属1层来形成浮栅引线、漏极引线和源极引线之后的EPROM单元的一个示例的图。

图15A是图示了未编程的EPROM单元的导通电阻的图。

图15B是图示了已编程的EPROM单元的导通电阻的图。

图16是图示了喷墨打印系统的一个示例的图。

具体实施方式

在下文详细的描述中，参考形成描述的一部分的附图，并且在附图中通过图示的方式示出了在其中可以实现本发明的具体实施例。在这点上，参考描述的（一个或多个）图的定向使用诸如“顶”、“底”、“前”、“后”、“在前”、“在后”等等的方向性术语。因为可以以多个不同的定向定位实施例的部件，所以出于说明的目的并且绝不限制地使用方向性术语。应理解在没有背离本发明的范围的情况下，可以利用其他实施例并且可以做出结构或逻辑改变。因此，下文详细的描述不应被视为有限制意义，并且本发明的范围由所附权利要求书限定。应理解本文描述的各种实施例的特征可以彼此组合，除非特别指出。