[发明专利]半导体装置

说明书

技术领域

本发明涉及半导体装置，特别是涉及在高电压下使用的半导体装置。

背景技术

已知一种半导体装置，其通过在形成半导体元件的活性区域的外侧形成构成PN结的P层而能够在高电压下使用。近些年，关于如上所述的半导体装置，例如提案有如专利文献1所公开的技术那样的各种技术。

专利文献1：日本特开2003-303956号公报

发明内容

在如上所述的半导体装置中，提案有通过在活性区域端部和基板端部之间将多个P层沿着基板表面排列，而使半导体基板的横向的电场变化平稳，提高装置的耐压量。然而，在这样的构造中，存在由于形成多个P层的区域变大，单个芯片的面积增大的问题。另外，存在由于在P层的剖面形状的曲率较高的局部集中地施加高电场，从而限制耐压量的上限的问题。

另外，在上述的半导体装置中，提案有使在导通状态时的活性区域以及其周边区域的载流子浓度为高浓度，在IGBT中实现低导通电压化。然而，根据如上所述的结构，存在在截止动作时，因活性区域的周边区域中电流密度增加而电流断开能力下降的问题。

因此，本发明就是鉴于如上所述的问题点而提出的，其目的在于提供一种不会使半导体元件的特性恶化而能够减小芯片面积、且提高耐压特性能力以及截止断开能力。

本発明所涉及的半导体装置具备：第1导电型的半导体基板，其划分出活性区域和终端区域，该终端区域(51)与该活性区域隔离而包围该活性区域的外侧；半导体元件，其形成在所述活性区域中；以及第2导电型的多个杂质层，它们至少部分重叠地形成在所述活性区域的端部和所述终端区域之间的所述半导体基板的表面内。对于所述多个杂质层中任意相邻的2个第i杂质层以及第i+1杂质层，在将所述第i杂质层以及第i+1杂质层的所述半导体基板表面处的所述第2导电型的杂质浓度即表面浓度分别设为P(i)、P(i+1，将从所述半导体基板表面至所述第i杂质层以及第i+1)杂质层的下端为止的距离即下端距离分别设为D(i)、D(i+1)，将从所述终端区域的所述活性区域侧的端末至所述第i杂质层以及第i+1杂质层的所述半导体基板端侧的端末为止的距离分别设为B(i)、B(i+1)的情况下，满足P(i)＞P(i+1)、D(i)＜D(i+1)、B(i)＜B(i+1)。而且，所述多个杂质层中所述下端距离最大的杂质层的所述表面浓度是所述半导体基板的所述第1导电型的杂质浓度的10～1000倍，该杂质层(38-4)的所述下端距离是15～30μm。

发明的效果

根据本发明，构成为越接近活性区域，第2导电型的多个杂质层的浓度越高，并且，构成为下端距离最大的杂质层的表面浓度是半导体基板的杂质浓度的10～1000倍，该杂质层的下端距离是15～30μm。因此，不会使半导体元件的特性恶化而能够减小芯片面积，并且能够提高耐压特性能力以及截止断开能力。

附图说明

图1是表示实施方式1所涉及的半导体装置的结构的剖面图。

图2是表示实施方式1所涉及的半导体装置的结构的剖面图。

图3是表示终端宽度和P层的层数的关系的图。

图4是表示耐压量和P层的层数的关系的图。

图5是表示耐压量和第4个P层的下端距离的关系的图。

图6是表示导通电压和第4个P层的下端距离的关系的图。

图7是表示耐压量和第4个P层的表面浓度的关系的图。

图8是表示耐压量和距离A1与距离A2之比的关系的图。

图9是表示实施方式1的变形例1所涉及的半导体装置的结构的剖面图。

图10是表示实施方式1的变形例1所涉及的半导体装置的结构的剖面图。

图11是表示实施方式1的变形例1所涉及的半导体装置的结构的剖面图。

图12是表示截止断开能力和背面P层的端末的位置的关系的图。

图13是表示导通电压和背面P层的端末的位置的关系的图。

图14是用于说明图12以及图13的横轴的刻度的俯视图。

图15是表示实施方式1的变形例2所涉及的半导体装置的结构的剖面图。

图16是表示D-D’线～G-G’线的杂质浓度分布的图。

图17是表示实施方式1的变形例3所涉及的半导体装置的结构的剖面图。

图18是表示实施方式1的变形例4所涉及的半导体装置的结构的剖面图。

图19是表示H-H’线～I-I’线的杂质浓度分布的图。

图20是表示实施方式2所涉及的半导体装置的结构的剖面图。