[发明专利]半导体装置及其制造方法

说明书

技术领域

本发明涉及能够在不发生耐压下降或导通电阻增大的情况下提高雪崩耐量的半导体装置及其制造方法。

背景技术

为了实现节省能量或装置的小型化这样的市场要求，要求作为MOSFET或IGBT等半导体装置在导通状态以及开关时的过渡状态的低损失化。此处，当仅着眼于导通状态时，通过使作为主体部（bulk portion）的外延层的晶片指标（wafer specification）低电阻化，从而降低导通电阻，能够实现低损失化。但是，导通电阻和耐压处于折衷（tradeoff）的关系，若仅单纯地使晶片指标为低电阻，则元件耐压下降，达不到目的。因此，在低电阻的晶片指标中使单元的设计最优化来得到高的耐压，并且得到由该晶片指标的低电阻化带来的导通电阻下降的效果，由此，谋求折衷的改善。

伴随由单元设计的最优化带来的耐压提高，当发生由感应负载开关的关断浪涌引起的雪崩动作时，电流容易向单元以外的部位流入。为了在这样的状况下也得到高的耐量，提出了使栅极焊盘下的P型基极层形成得比边缘终端部（芯片外周）的P型基极层深的技术或使栅极焊盘下的P型基极层浮置的技术（例如，参照专利文献l）。

专利文献1：日本特开2011-97116号公报。

在关断时电压由于感应负载的反电动势而上升，当电压超过元件具有的耐压时，半导体装置进行雪崩动作。将此时装置能够流过（能够断开）的电流值或能量值称为雪崩耐量（avalanche capacity）。在由于单元区域的耐压提高而使雪崩电流容易流到单元区域以外的部位的情况下，存在如下问题，即，在栅极焊盘和单元区域之间所设置的P型基极层在雪崩动作时由于电流集中而被破坏。

发明内容

本发明是为了解决上述课题而提出的，其目的在于得到在不发生耐压下降或导通电阻增大的情况下能够提高雪崩耐量的半导体装置及其制造方法。

本发明提供一种半导体装置，具有：第一导电型的半导体层，设置在半导体衬底的单元区域、焊盘区域以及所述单元区域和所述焊盘区域之间的中间区域；第二导电型的第一基极层，在所述单元区域设置在所述半导体层上；第二导电型的第二基极层，在所述中间区域设置在所述半导体层上；第一导电型的导电区域，设置在所述第一基极层内；栅极电极，隔着栅极绝缘膜设置在被所述导电区域和所述半导体层夹持的沟道区域上；第一电极，与所述第一以及第二基极层连接；第二电极，与所述半导体层的下表面连接；栅极焊盘，在所述焊盘区域隔着绝缘膜设置在所述半导体层上并且与所述栅极电极连接；所述第二基极层的所述栅极焊盘侧是杂质浓度梯度比所述第一基极层平缓的VLD（Variation Lateral Doping：横向变掺杂）结构。

根据本发明，能够在不发生耐压下降或导通电阻增大的情况下提高雪崩耐量。

附图说明

图1是表示本发明的实施方式1的半导体装置的俯视图。

图2是沿着图l的A-A’的剖视图。

图3是沿着图1的B-B’的剖视图。

图4是沿着图1的C-C’的剖视图。

图5是表示中间区域的P型基极层的形成方法的图。

图6是表示中间区域的P型基极层的形成方法的图。

图7是表示中间区域的P型基极层的形成方法的图。

图8是表示中间区域的P型基极层的形成方法的图。

图9是表示边缘终端区域的电场分布的图。

图10是表示中间区域附近（栅极焊盘区域）的电场分布的图。

图11是表示比较例l的半导体装置的剖视图。

图12是表示模拟了使MOSFET进行L负载开关时的开关波形的结果的图。

图13是表示比较例2的半导体装置的剖视图。

图14是表示本发明的实施方式1的半导体装置的变形例1的剖视图。

图15是表示本发明的实施方式1的半导体装置的变形例2的剖视图。

图16是表示本发明的实施方式2的半导体装置的剖视图。

图17是表示实施方式2和比较例1的栅极焊盘下的电场强度的图。

图18是表示本发明的实施方式2的半导体装置的变形例的剖视图。

图19是表示本发明的实施方式3的半导体装置的剖视图。

其中，附图标记说明如下：

l  硅衬底（半导体衬底）

2  N^－型漏极层（半导体层）

4  漏极电极（第二电极）

5  P^－型基极层（第一基极层）