[发明专利]用于SRAM电路的结构和方法

说明书

相关申请的交叉参考

本公开内容涉及以下共同转让的美国专利申请，其全部内容结合于此作为参考：由发明人Jhon Jhy Liaw于2010年3月10日提交的名称为“FULLY BALANCED DUAL-PORT MEMORY CELL”的序列号为No.12/721,476的美国专利申请(代理机构案号TSMC2009-0686)；由Jhon Jhy Liaw于2010年6月25日提交的名称为“CELL STR UCTURE FOR DUAL-PORT SRAM”的序列号为No.12/823,907的美国专利申请(代理机构案号TSMC2010-0190)；由Jhon Jhy Liaw于2010年6月30日提交的名称为“ROM CELL CIRCUIT FOR FINFET DEVICES”的序列号为No.12/827,406的美国专利申请(代理机构案号TSMC2010-0191)；由Jhon Jhy Liaw于2010年6月25日提交的名称为“STRUCTURE AND METHOD ROM SRAM CELL CIRCUIT”的序列号为No.12/823,860的美国专利申请(代理机构案号TSMC2010-0192)；以及由Jhon Jhy Liaw于2010年6月30日提交的名称为“LAYOUT FOR MULTIPLE-FIN SRAM CELL”的序列号为No.12/827,690的美国专利申请(代理机构案号TSMC2010-0193)。

技术领域

本发明一般地涉及半导体技术领域，更具体地来说，涉及一种集成电路及其形成方法。

背景技术

在深亚微米集成电路技术中，嵌入式静态随机存取存储器(SRAM)器件变为高速通信、图像处理和芯片上系统(SOC)产品的通用存储单元。例如，引入了诸如鳍式场效应晶体管(FinFET)的鳍式晶体管来代替平面晶体管，并且用于形成SRAM器件。鳍式晶体管具有与顶面和相对侧壁相关的沟道(被称为鳍型沟道)。鳍型沟道具有由顶面和相对侧壁限定的总沟道宽度。在先进技术节点中，诸如32nm或更大，由于其较低泄露，FinFET优于平面晶体管。

在SRAM单元中，诸如具有六个晶体管的SRAM单元(6T-SRAM)，具有接近1的贝塔比(beta ratio)的布局提供了减小的单元尺寸。在这种情况下，下拉器件和传输门器件具有相同器件尺寸。在使用FinFET的SRAM单元中，用于所有晶体管的单个鳍尺寸可以提供最小单元尺寸。关于高速应用，相等数量的下拉器件和传输门器件提供在单元速度和单元尺寸之间的适当折衷。在这种情况下，贝塔比等于或小于1。然而，这将导致诸如电流聚集的多种贝塔比相关问题。

当阿尔法比(alpha ratio)较高时，写入裕量降级。当阿尔法比较低时，读取稳定性裕量降级。现有方法不能调整用于最优读取稳定性和写入裕量的阿尔法比。与现有方法和结构相关的其他问题包括SRAM单元稳定性和器件密度。在FinFET SRAM设计中可能存在多种障碍。例如，不存在共同优化单元尺寸、单元电流和Vcc的自由度。在另一个实例中，单元尺寸被数字化并且影响Vcc优化。在又一实例中，额外工艺步骤引入附加制造成本。从而，期望具有解决以上问题的新结构和方法。

发明内容

为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种在半导体衬底中形成的集成电路，包括：第一静态随机存取存储器(SRAM)单元，具有第一单元尺寸；以及第二SRAM单元，具有第二单元尺寸，所述第二单元尺寸大于所述第一单元尺寸，其中：所述第一SRAM单元包括每一个均具有第一栅叠层的第一n型场效应晶体管(nFET)，以及所述第二SRAM单元包括每一个均具有第二栅叠层的第二nFET，所述第二栅叠层不同于所述第一栅叠层。

在该集成电路中，在栅电极材料、栅极介电材料以及栅极介电层厚度中的至少一个方面，所述第二栅叠层不同于所述第一栅叠层。

在该集成电路中，所述第一SRAM单元包括第一数量N 1的所述第一nFET；所述第二SRAM单元包括第二数量N2的所述第二nFET；以及所述第二数量N2大于所述第一数量N1。