[发明专利]CMOS器件及其形成方法

说明书

技术领域

本发明涉及半导体领域，具体而言，涉及CMOS器件及其形成方法。

背景技术

半导体集成电路(IC)产业经历了快速的发展。在IC进展的过程中，功能密度(即，每芯片面积中互连器件的数目)通常增加了，同时几何尺寸(即，使用制造工艺可以制造的最小元件(或线))减小了。这种按比例缩小的工艺通常通过提高生产效率和降低相关成本提供益处。这种按比例缩小也增加了加工和制造IC的复杂性，因此，为了实现这些进步，在IC制造方面需要相似的发展。

例如，随着半导体产业在追求更高的器件密度、更高的性能和更低的成本方面已进展到纳米技术工艺节点，来自制造和设计两方面的挑战导致鳍状场效应晶体管(FinFET)器件的发展。FinFET器件例如可以是包括P型金属氧化物半导体(PMOS)FinFET器件和N型金属氧化物半导体(NMOS)FinFET器件的互补金属氧化物(CMOS)器件。虽然现有的FinFET器件和制造FinFET器件的方法已经足够达到预期目的，但是它们在各个方面并不都尽如人意。

发明内容

为了进一步改进现有技术，本发明提供了一种半导体器件，包括：衬底，包括第一区域和第二区域；第一缓冲层，形成在位于所述第一区域中的所述衬底上方和第一隔离部件与第二隔离部件之间；第二缓冲层，形成在位于所述第二区域中的所述衬底上方和第一隔离部件与第二隔离部件之间；第一鳍结构，形成在位于所述第一区域中的所述第一缓冲层上方和所述第一隔离部件与所述第二隔离部件之间；以及第二鳍结构，形成在位于所述第二区域中的所述第二缓冲层上方和所述第一隔离部件与所述第二隔离部件之间，其中，所述第一缓冲层的顶面不同于所述第二缓冲层的顶面。

所述的半导体器件还包括：第一位错部件，形成在所述第一缓冲层内，所述第一位错部件可通过操作用于松弛所述第一缓冲层；以及第二位错部件，形成在所述第二缓冲层内，所述第二位错部件可通过操作用于松弛所述第二缓冲层。

在所述的半导体器件中，所述第一缓冲层包括第一晶格常数，所述第二缓冲层包括第二晶格常数，所述第一晶格常数和所述第二晶格常数基本相同，所述第一鳍结构包括小于所述第一晶格常数和所述第二晶格常数的第三晶格常数，以及所述第二鳍结构包括大于所述第一晶格常数和所述第二晶格常数的第四晶格常数。

在所述的半导体器件中，所述第一缓冲层包括第一小面，所述第一小面的垂直尺寸小于所述第一鳍结构的宽度的约20％且水平尺寸小于所述第一鳍结构的宽度的约25％，以及所述第二缓冲层包括第二小面，所述第二小面的垂直尺寸小于所述第二鳍结构的宽度的约50％且水平尺寸介于所述第二鳍结构的宽度的约45％到约25％范围内。

在所述的半导体器件中，所述第一缓冲层基本上不包含小面，以及所述第二缓冲层包括垂直尺寸小于约5nm且水平尺寸小于约4.5nm的小面。

在所述的半导体器件中，所述第一缓冲层包括第一小面，所述第一小面的垂直尺寸小于所述第一鳍结构的宽度的约20％且水平尺寸小于所述第一鳍结构的宽度的约25％，以及所述第二缓冲层包括第二小面，所述第二小面的垂直尺寸小于所述第二鳍结构的宽度的约50％且水平尺寸介于所述第二鳍结构的宽度的约45％到约25％范围内，其中：所述第一区域是NMOS区域，以及所述第二区域是PMOS区域。

在所述的半导体器件中，所述第一缓冲层包括第一小面，所述第一小面的垂直尺寸小于所述第一鳍结构的宽度的约20％且水平尺寸小于所述第一鳍结构的宽度的约25％，以及所述第二缓冲层包括第二小面，所述第二小面的垂直尺寸小于所述第二鳍结构的宽度的约50％且水平尺寸介于所述第二鳍结构的宽度的约45％到约25％范围内，其中：所述第一区域是PMOS区域，以及所述第二区域是NMOS区域。

另一方面，本发明提供了一种半导体器件，包括：衬底，包括第一区域和第二区域；隔离部件，形成在位于所述第一区域和所述第二区域中的衬底内；缓冲层，形成在位于所述第一区域中的所述衬底上方和所述隔离部件之间以及位于所述第二区域中的所述衬底上方和所述隔离部件之间；第一半导体材料，形成在位于所述第一区域中的所述缓冲层上方和所述隔离部件之间；第二半导体材料，形成在位于所述第二区域中的所述缓冲层上方和所述隔离部件之间，所述第二半导体材料不同于所述第一半导体材料，其中，位于所述第一区域中的缓冲层的总高度不同于位于所述第二区域中的缓冲层的总高度。

所述的半导体器件还包括在所述缓冲层内形成的可通过操作用于松弛所述第一区域和所述第二区域中的缓冲层的位错部件。