[发明专利]一种抗单粒子翻转的寄存器电路

权利要求书

1.一种抗单粒子翻转的寄存器电路，其特征在于，该寄存器电路包括第一级主锁存器(1)、第二级从锁存器(2)、第一反相器(3)和第二反相器(4)，其中：

第一级主锁存器(1)有2个数据输入，分别来自寄存器的数据输入di及寄存器的互补数据输入dib；第一级主锁存器(1)有1个时钟输入ck；第一级主锁存器(1)有2个数据输出，分别为锁存数据ql及互补的锁存数据qlb；

第二级从锁存器(2)有2个数据输入，分别来自第一级主锁存器(1)的数据输出ql及互补的数据输出qlb；第二级从锁存器(2)有1个时钟输入ck，来自寄存器的互补时钟输入ckn；第二级从锁存器(2)有2个数据输出，分别为寄存器的寄存数据rq及互补的寄存数据rqb；

第一反相器(3)的输入为寄存器的数据输入di，输出为寄存器的互补数据输入dib；

第二反相器(4)的输入为寄存器的时钟输入ck，输出为寄存器的互补时钟输入ckn。

2.根据权利要求1所述的抗单粒子翻转的寄存器电路，其特征在于，所述第一级主锁存器(1)与所述第二级从锁存器(2)结构相同，均包括第一差分串联电压开关逻辑单元(10)、第二差分串联电压开关逻辑单元(20)、第一PMOS晶体管电阻(108)、第二PMOS晶体管电阻(109)、第一传输管NMOS晶体管(103)和第二传输管NMOS晶体管(203)，其中：

第一存取NMOS晶体管(103)连接于第一差分串联电压开关逻辑单元(10)，第二存取NMOS晶体管(203)连接于第二差分串联电压开关逻辑单元(20)，第一PMOS晶体管电阻(108)和第二PMOS晶体管电阻(109)并行地连接于第一差分串联电压开关逻辑单元(10)与第二差分串联电压开关逻辑单元(20)之间，第一差分串联电压开关逻辑单元(10)与第二差分串联电压开关逻辑单元(20)构成交叉耦合的锁存器。

3.根据权利要求2所述的抗单粒子翻转的寄存器电路，其特征在于，所述第一差分串联电压开关逻辑单元(10)包括第一输入PMOS晶体管(104)、第二输入PMOS晶体管(106)、第一负载NMOS晶体管(105)和第二负载NMOS晶体管(107)，其中：

第一输入PMOS晶体管(104)的源端或漏端与第一负载NMOS晶体管(105)的源端或漏端相连，构成第一差分串联电压开关逻辑单元的第一输出out10；

第一负载NMOS晶体管(105)的栅端接第一差分串联电压开关逻辑单元的第二输出out11；

第二输入PMOS晶体管(106)的源端或漏端与第二负载NMOS晶体管(107)的源端或漏端相连，构成第一差分串联电压开关逻辑单元的第二输出out11；

第二负载NMOS晶体管(107)的栅端接第一差分串联电压开关逻辑单元的第一输出out10。

4.根据权利要求3所述的抗单粒子翻转的寄存器电路，其特征在于，所述第一输入PMOS晶体管(104)的栅端为第一差分串联电压开关逻辑单元的第一输入in10；所述第二输入PMOS晶体管(106)的栅端为第一差分串联电压开关逻辑单元的第二输入in11。

5.根据权利要求2所述的抗单粒子翻转的寄存器电路，其特征在于，所述第二差分串联电压开关逻辑单元(20)包括第三输入PMOS晶体管(204)、第四输入PMOS晶体管(206)、第三负载NMOS晶体管(205)和第四负载NMOS晶体管(207)，其中：

第三输入PMOS晶体管(204)的源端或漏端与第三负载NMOS晶体管(205)的源端或漏端相连，构成第二差分串联电压开关逻辑单元的第一输出q；

第三负载NMOS晶体管(205)的栅端接第二差分串联电压开关逻辑单元的第二输出qb；

第四输入PMOS晶体管(206)的源端或漏端与第四负载NMOS晶体管(207)的源端或漏端相连，构成第二差分串联电压开关逻辑单元的第二输出qb；

第四负载NMOS晶体管(207)的栅端接第二差分串联电压开关逻辑单元的第一输出q。

6.根据权利要求5所述的抗单粒子翻转的寄存器电路，其特征在于，所述第三输入PMOS晶体管(204)的栅端为第二差分串联电压开关逻辑单元的第一输入in20；所述第四输入PMOS晶体管(206)的栅端为第二差分串联电压开关逻辑单元的第二输入in21。