[发明专利]一种抗单粒子翻转的寄存器电路

说明书

技术领域

本发明涉及集成电路技术领域，更具体地涉及一种抗单粒子翻转的寄存器电路。

背景技术

在数字电路的世界里，电路的实现主要包括一系列的组合逻辑电路及时序逻辑电路，组合逻辑电路状态仅与当前的输入有关，时序逻辑电路一般均与当前时钟之前的输入有关。基于这些特点，数字电路中控制状态机的实现离不开时序逻辑电路，此外数字电路中常采用的流水线技术、时钟同步技术等均离不开时序逻辑电路，而时序逻辑电路中最重要的组成部分就是数据寄存器，因此在当今广泛应用的数字电路中，寄存器电路具有重要的意义。

一般广泛使用的寄存器电路均由主从两级锁存器构成，基于锁存器结构的电路在空间、宇航等应用领域中，由于大量存在的高能粒子、宇宙射线等产生的辐射效应，将会对电路中的锁存器带来严重影响。如单粒子翻转等辐射效应，会造成锁存数据的翻转，由此破坏寄存器寄存的数据，且随着集成特征电路尺寸的不断减小，辐射效应对于寄存器电路的影响随之加重。为满足空间、宇航等应用领域的特殊需求，对寄存器电路的辐射加固设计变得非常重要。

发明内容

(一)要解决的技术问题

有鉴于此，本发明的主要目的在于提供一种抗单粒子翻转的寄存器电路，以提高寄存器的抗辐照性能。

(二)技术方案

为达到上述目的，本发明提供了一种抗单粒子翻转的寄存器电路，该寄存器电路包括第一级主锁存器1、第二级从锁存器2、第一反相器3和第二反相器4，其中：

第一级主锁存器1有2个数据输入，分别来自寄存器的数据输入di及寄存器的互补数据输入dib；第一级主锁存器1有1个时钟输入ck；第一级主锁存器1有2个数据输出，分别为锁存数据ql及互补的锁存数据qlb；

第二级从锁存器2有2个数据输入，分别来自第一级主锁存器1的数据输出ql及互补的数据输出qlb；第二级从锁存器2有1个时钟输入ck，来自寄存器的互补时钟输入ckn；第二级从锁存器2有2个数据输出，分别为寄存器的寄存数据rq及互补的寄存数据rqb；

第一反相器3的输入为寄存器的数据输入di，输出为寄存器的互补数据输入dib；

第二反相器4的输入为寄存器的时钟输入ck，输出为寄存器的互补时钟输入ckn。

上述方案中，所述第一级主锁存器1与所述第二级从锁存器2结构相同，均包括第一差分串联电压开关逻辑单元10、第二差分串联电压开关逻辑单元20、第一PMOS晶体管电阻108、第二PMOS晶体管电阻109、第一传输管NMOS晶体管103和第二传输管NMOS晶体管203，其中：第一存取NMOS晶体管103连接于第一差分串联电压开关逻辑单元10，第二存取NMOS晶体管203连接于第二差分串联电压开关逻辑单元20，第一PMOS晶体管电阻108和第二PMOS晶体管电阻109并行地连接于第一差分串联电压开关逻辑单元10与第二差分串联电压开关逻辑单元20之间，第一差分串联电压开关逻辑单元10与第二差分串联电压开关逻辑单元20构成交叉耦合的锁存器。

上述方案中，所述第一差分串联电压开关逻辑单元10包括第一输入PMOS晶体管104、第二输入PMOS晶体管106、第一负载NMOS晶体管105和第二负载NMOS晶体管107，其中：

第一输入PMOS晶体管104的源端或漏端与第一负载NMOS晶体管105的源端或漏端相连，构成第一差分串联电压开关逻辑单元的第一输出out10；

第一负载NMOS晶体管105的栅端接第一差分串联电压开关逻辑单元的第二输出out11；

第二输入PMOS晶体管106的源端或漏端与第二负载NMOS晶体管107的源端或漏端相连，构成第一差分串联电压开关逻辑单元的第二输出out11；

第二负载NMOS晶体管107的栅端接第一差分串联电压开关逻辑单元的第一输出out10。

上述方案中，所述第一输入PMOS晶体管104的栅端为第一差分串联电压开关逻辑单元的第一输入in10；所述第二输入PMOS晶体管106的栅端为第一差分串联电压开关逻辑单元的第二输入in11。

上述方案中，所述第二差分串联电压开关逻辑单元20包括第三输入PMOS晶体管204、第四输入PMOS晶体管206、第三负载NMOS晶体管205和第四负载NMOS晶体管207，其中：

第三输入PMOS晶体管204的源端或漏端与第三负载NMOS晶体管205的源端或漏端相连，构成第二差分串联电压开关逻辑单元的第一输出q；