[发明专利]高占空比DDR2数字延迟链电路

权利要求书

1.一种高占空比DDR2数字延迟链电路，其特征在于：包括数字延迟单元、时钟锁定数字延迟链、写操作时钟数字延迟链、写操作DQS数字延迟链和读操作DQS数字延迟链。

2.根据权利要求1所述的高占空比DDR2数字延迟链电路，其特征在于：所述数字延迟单元是由延迟最小的时钟反相器和上升沿下降沿偏差较小的时钟选择器串联组成；所述数字延迟链是由多个数字延迟单元串联而成。

3.根据权利2要求所述的高占空比DDR2数字延迟链电路，其特征在于，本级数字延迟单元的输入时钟进入数字延迟单元时钟选择器的端口B，下一级数字延迟单元的输出信号经过本级数字延迟单元的时钟反相器后，连接到本级时钟选择器端口A；当时钟选择器选择信号为1时，本级数字延迟单元输出时钟选择器端口B信号，当本级数字延迟单元的选择信号为0时，本级数字延迟单元输出时钟选择器端口A数据到上一级数字延迟单元。

4.根据权利要求1所述的高占空比DDR2数字延迟链电路，其特征在于：所述时钟锁定数字延迟链，由N级相同的数字延迟单元和具备数字延迟单元相同电路结构的一级相位调整数字延迟单元串联组成。

5.根据权利要求4所述的高占空比DDR2数字延迟链电路，其特征在于：所述时钟锁定数字延迟链的输入端为DDR2的系统时钟，采用独热码的数字延迟单元数量配置寄存器one_hot_clock_lock_delaycell_num对应的二进制值最低位clock_lock_delaycell_num_odd连接至相位调整数字延迟单元，数字延迟单元数量配置寄存器one_hot_clock_lock_delaycell_num作为数字延迟单元的时钟选择器的选择sel端口；one_hot_clock_lock_delaycell_num的第0位连接到第1级数字延迟单元时钟选择器的选择sel端口，第1位连接到第2级数字延迟单元时钟选择器的选择sel端口，以此类推，第N-1位连接到第N级数字延迟单元时钟选择器的选择sel端口；DDR2系统时钟连接到每一级数字延迟单元时钟选择器的B端口，除第N级数字延迟单元时钟选择器的A端口连接到固定0，从第1级数字延迟单元到N-1级数字延迟单元的时钟选择器A端口连接到本级数字延迟单元时钟反相器的输出，除第1级数字延迟单元时钟选择器的输出端接到相位调整数字延迟单元外，第N级数字延迟单元时钟选择器的输出连接到第N-1级数字延迟单元时钟反相器的输入端，第N-1级数字延迟单元时钟选择器的输出连接到第N-2级数字延迟单元时钟反相器的输入端，以此类推，第2级数字延迟单元时钟选择器的输出连接到第1级数字延迟单元时钟反相器的输入端；第1级数字延迟单元的输出连接到相位调整数字延迟单元的时钟反相器输入端口和时钟选择器A端口，时钟选择器B端口连接到该级时钟反相器的输出端口，clock_lock_delaycell_num_odd为1时，相位调整数字延迟单元输出时钟选择器B端口数据，反之输出选择器A端口数据。

6.根据权利要求5所述的高占空比DDR2数字延迟链电路，其特征在于：所述时钟锁定数字延迟链，当从第M级数字延迟单元延迟时，即one_hot_clock_lock_delaycell_num第M-1位为1，第M级数字延迟单元时钟选择器sel端口为1，选择该级数字延迟单元时钟选择器B端口作为该级数字延迟单元输出信号，从第1级至第M-1级数字延迟单元的时钟选择器sel端口为0，选择该级数字延迟单元时钟选择器A端口作为该级数字延迟单元输出信号；DDR2系统时钟从第M级数字延迟单元经过一个时钟选择器延迟后，输入到第M-1级数字延迟单元时钟反相器，经过反相器后输入到第M-1级数字延迟单元时钟选择器A口，第M-1级数字延迟单元输出信号连接到第M-2级数字延迟单元时钟反相器，经过反相器后输入到第M-2级数字延迟单元时钟选择器A口，以此类推，直至延迟信号到达第1级数字延迟单元的时钟选择器的输出C端口，第1级数字延迟单元输出到相位调整数字延迟单元；clock_lock_delaycell_num_odd为1时，相位调整数字延迟单元输出时钟选择器B端口数据，反之输出选择器A端口数据；当M级数字延迟单元的延迟量小于一个DDR2系统时钟周期时，时钟锁定鉴相器和时钟锁定数字延迟链控制器增加选定数字延迟单元的数量，以此累加直到锁定一个时钟周期为止；反之则减少数字延迟单元的数量，以此递减直到锁定一个时钟周期为止。