[发明专利]高占空比DDR2数字延迟链电路

说明书

技术领域

本发明涉及高占空比DDR2数字延迟链电路，属于高速DDR、DDR2、DDR3数字电路设计领域。

背景技术

随着集成电路的不断发展和技术的不断更新，芯片的时钟频率不断提高，芯片数据吞吐量的不断增大，同步时钟信号的占空比平衡对于保证电路时序性能至关重要，使得在当今设计芯片的时候，DDR2需要有更精确的时钟精度和更快速的时钟频率。

传统数字延迟链电路一般采用数模混合设计方法，局限于某种特定工艺下，设计灵活度不高，特别是在深亚微米芯片工艺中存在着温度反转问题，传统的数模混合的延迟锁存电路变化影响比较明显，得到的DQS信号和写操作时钟存在比较大的变化，如果不满足DDR2规范的时序要求，在DDR2读写过程中，可能会产生数据读写错误的情况。

现有的数字延迟单元一种是由精调数字延迟单元和粗调延迟单元组成，粗调单元采用了与非门结构，精调单元采用了或非门结构，另一种是由缓冲器、与门和选择器组成。由于工艺库器件单元本身存在上升沿和下降沿偏差，现有的数字延迟单元输出时钟上升沿和下降沿有很大的偏差，并且这种偏差随着级联级数的增加不断累积，严重影响了时钟信号的占空比性能，特别是在高速DDR2系统中，现有的数字延迟锁定环电路产生的DQS、DQ和DDR2存储器主时钟之间可能不满足DDR2存储器设计要求，导致数据读写错误，系统不能正常工作。

发明内容

技术问题：本发明目的是解决上述背景中提到的技术问题，提供一种高占空比DDR2数字延迟链电路，解决现有DDR2数字延迟链时钟占空比问题，提高DDR2的工作频率。

技术方案：本发明的目的在于，针对现有DDR2数字延迟链电路产生的时钟占空比问题，现有数字延迟链应用频率较低的问题，提出一种高占空比DDR2数字延迟链电路。该电路基于改进的数字延迟单元搭建数字延迟链，提高时钟占空比和系统工作频率，所提出的解决方案为全数字设计，不但能够提高DDR2的时钟占空比和工作频率，降低电路复杂度，而且该电路的设计不在依靠特定工艺。

本发明包括数字延迟单元、时钟锁定数字延迟链、写操作时钟数字延迟链、写操作DQS数字延迟链、和读操作DQS数字延迟链。

所述的数字延迟单元是由延迟最小的时钟反相器和上升沿下降沿偏差较小的时钟选择器串联组成。数字延迟单元的输入时钟进入数字延迟单元时钟选择器的端口B，下一级数字延迟单元的输出信号经过本级数字延迟单元的时钟反相器后，连接到本级时钟选择器端口A；当时钟选择器选择信号为1时，本级数字延迟单元输出时钟选择器端口B信号，当本级数字延迟单元的选择信号为0时，本级数字延迟单元输出时钟选择器端口A数据到上一级数字延迟单元。

所述时钟锁定数字延迟链，由N级相同的数字延迟单元和具备数字延迟单元相同电路结构的相位调整数字延迟单元串联组成。时钟锁定数字延迟链的输入端为DDR2的系统时钟，采用独热码的数字延迟单元数量配置寄存器one_hot_clock_lock_delaycell_num连接数字延迟单元的时钟选择器的选择sel端口。one_hot_clock_lock_delaycell_num的第0位连接到第1级数字延迟单元时钟选择器的选择sel端口，第1位连接到第2级数字延迟单元时钟选择器的选择sel端口，以此类推，第N-1位连接到第N级数字延迟单元时钟选择器的选择sel端口；DDR2系统时钟连接到每一级数字延迟单元时钟选择器的B端口，除第N级数字延迟单元时钟选择器的A端口连接到固定0，从第1级数字延迟单元到N-1级数字延迟单元的时钟选择器A端口连接到本级数字延迟单元时钟反相器的输出，除第1级数字延迟单元时钟选择器的输出端接到相位调整数字延迟单元外，第N级数字延迟单元时钟选择器的输出连接到第N-1级数字延迟单元时钟反相器的输入端，第N-1级数字延迟单元时钟选择器的输出连接到第N-2级数字延迟单元时钟反相器的输入端，以此类推，第2级数字延迟单元时钟选择器的输出连接到第1级数字延迟单元时钟反相器的输入端。第1级数字延迟单元的输出连接到相位调整数字延迟单元的时钟反相器输入端口和时钟选择器A端口，时钟选择器B端口连接到该级时钟反相器的输出端口，one_hot_clock_lock_delaycell_num对应的二进制值为奇数时，相位调整数字延迟单元输出时钟选择器B端口数据，反之输出选择器A端口数据。