[发明专利]时序分析装置及时序分析方法

权利要求书

1.一种时序分析装置，应用于可编程序逻辑阵列系统中，包含：

复数个第一基本输入输出（I/O）端，用以自待测元件接收复数个待测信号；

复数个第二基本输入输出端；

通道多工器，用以自这些第一基本输入输出端接收这些待测信号，以选择这些待测信号中至少一组输出至这些第二基本输入输出端；

复数个高速输入输出端，具有较这些第一及第二基本输入输出端高的逻辑电平解析速度，用以连接这些第二基本输入输出端；

取样模块，用以通过这些高速输入输出端接收自这些第二基本输入输出端输出的该组待测信号进行取样，以产生取样结果；以及

时序分析模块，用以根据该取样结果进行时序分析及量测。

2.如权利要求1所述的时序分析装置，其中这些第一及第二基本输入输出端的逻辑电平解析速度至多为200兆赫。

3.如权利要求1所述的时序分析装置，其中这些高速输入输出端的逻辑电平解析速度至少为1吉赫。

4.如权利要求1所述的时序分析装置，其中还包含一校正模块，用以储存时序校正表，该时序分析模块根据该时序校正表对这些待测信号的该取样结果进行时序校正后进行该时序分析及量测。

5.如权利要求4所述的时序分析装置，其中该时序校正表记录任意两个所述第一基本输入输出端与该通道多工器间以及任意两个所述第二基本输入输出端与该通道多工器间的路径延迟差距。

6.如权利要求1所述的时序分析装置，其中还包含：

复数个第一时序校正模块，分别连接于这些第一基本输入输出端其中之一以及该通道多工器间；以及

复数个第二时序校正模块，分别连接于这些第二基本输入输出端其中之一以及该通道多工器间，其中这些第一时序校正模块以及这些第二时序校正模块根据时序校正资讯对这些待测信号进行时序校正。

7.如权利要求6所述的时序分析装置，其中该时序校正资讯为任意两个所述第一基本输入输出端与该通道多工器间以及任意两个所述第二基本输入输出端与该通道多工器间的路径延迟差距。

8.如权利要求6所述的时序分析装置，其中这些第一时序校正模块及这些第二时序校正模块分别为延迟单元。

9.如权利要求1所述的时序分析装置，其中该取样模块为高速序列转低速平行取样模块。

10.一种时序分析方法，应用于可编程序逻辑阵列系统的时序分析装置中，该时序分析方法包含：

由复数个第一基本输入输出端自待测元件接收复数个待测信号；

由通道多工器自这些第一基本输入输出端接收这些待测信号，以选择这些待测信号中的至少一组输出至复数个第二基本输入输出端；

通过复数个高速输入输出端接收自这些第二基本输入输出端输出的该组待测信号进行取样，以产生取样结果，其中这些高速输入输出端具有较这些第一及第二基本输入输出端高的逻辑电平解析速度；以及

根据该取样结果进行时序分析及量测。

11.如权利要求10所述的时序分析方法，其中还包含根据时序校正表对这些待测信号的该取样结果进行的时序校正后进行该时序分析及量测。

12.如权利要求11所述的时序分析方法，其中该时序校正表记录任意两个所述第一基本输入输出端与该通道多工器间以及任意两个所述第二基本输入输出端与该通道多工器间的路径延迟差距。

13.如权利要求10所述的时序分析方法，其中还包含使分别连接于这些第一基本输入输出端其中之一以及该通道多工器间的复数个第一时序校正模块，以及分别连接于这些第二基本输入输出端其中之一以及该通道多工器间的复数个第二时序校正模块根据时序校正资讯对这些待测信号进行时序校正。

14.如权利要求13所述的时序分析方法，其中该时序校正资讯为任意两个所述第一基本输入输出端与该通道多工器间以及任意两个所述第二基本输入输出端与该通道多工器间的路径延迟差距。