[发明专利]时序分析装置及时序分析方法

说明书

技术领域

本发明是有关于一种时序分析技术，且特别是有关于一种时序分析装置及时序分析方法。

背景技术

在自动测试设备（automatic test equipment；ATE）的系统中，时序的量测为相当重要的一环。例如待测物的信号的波宽、波形上升及下降时间、相位偏差与频率，都是常见的量测目标。量测信号的时序资讯，将可对未正确输出的信号进行调校，以使待测物的功能不致因信号时序的错误而受到影响。

然而，以往的技术，往往使用一长串串联的延迟元件将待测的信号进行延迟，并依据延迟的结果来进行量测。在使用如可编程序逻辑阵列的系统实现量测时，常常由于大量延迟元件造成绕线面积过大，在将量测结果送至分析模块时，不但单一通道中各延迟元件至分析模块的距离不同造成误差，不同通道间的绕线方式不同也会有所影响，大幅降低量测的精确度。

于部分现有的技术，则是采用可编程序逻辑阵列的高速IO介面取样，虽能达到良好的量测结果，但是取样通道数量有所限制。对于普遍的自动测试设备系统来说，大量的信号量测输入通道数是必须的。

因此，如何设计一个新的时序分析装置及时序分析方法，以避免上述的误差，提升量测的精确度，乃为业界亟待解决的问题。

发明内容

因此，本发明的一态样是在提供一种时序分析装置，应用于可编程序逻辑阵列（programmable logic array）系统中，包含：复数个第一基本输入输出（I/O）端、复数个第二基本输入输出端、通道多工器、复数个高速输入输出端、取样模块以及时序分析模块。第一基本输入输出端用以自待测元件接收复数个待测信号。通道多工器用以自第一基本输入输出端接收待测信号，以选择待测信号中的至少一组输出至第二基本输入输出端。高速输入输出端具有较第一及第二基本输入输出端高的逻辑电平解析速度，用以连接第二基本输入输出端。取样模块用以通过高速输入输出端接收自第二基本输入输出端输出的该组待测信号进行取样，以产生取样结果。时序分析模块用以根据取样结果进行时序分析及量测。

依据本发明一实施例，其中第一及第二基本输入输出端的逻辑电平解析速度至多为200兆赫（MHz）。

依据本发明另一实施例，其中高速输入输出端的逻辑电平解析速度至少为1吉赫（GHz）。

依据本发明又一实施例，时序分析装置更包含校正模块，用以储存时序校正表，时序分析模块根据时序校正表对待测信号的取样结果进行时序校正后进行时序分析及量测。其中时序校正表记录任意两个第一基本输入输出端与通道多工器间以及任意两个第二基本输入输出端与通道多工器间的路径延迟差距。

依据本发明再一实施例，时序分析装置更包含：复数个第一时序校正模块以及复数个第二时序校正模块。第一时序校正模块分别连接于第一基本输入输出端其中之一以及通道多工器间。第二时序校正模块分别连接于第二基本输入输出端其中之一以及通道多工器间，其中第一时序校正模块以及第二时序校正模块根据时序校正资讯对待测信号进行时序校正。其中时序校正资讯为任意两个第一基本输入输出端与通道多工器间以及任意两个第二基本输入输出端与通道多工器间的路径延迟差距。第一时序校正模块及第二时序校正模块分别为延迟单元。

依据本发明更具有的一实施例，其中取样模块为高速序列转低速平行取样模块。

本发明的另一态样是在提供一种时序分析方法，应用于可编程序逻辑阵列系统的时序分析装置中，时序分析方法包含：由复数个第一基本输入输出端自待测元件接收复数个待测信号；由通道多工器自第一基本输入输出端接收待测信号，以选择待测信号中的至少一组输出至复数个第二基本输入输出端；通过复数个高速输入输出端接收自第二基本输入输出端输出的该组待测信号进行取样，以产生取样结果，其中高速输入输出端具有较第一及第二基本输入输出端高的逻辑电平解析速度；以及根据取样结果进行时序分析及量测。

依据本发明一实施例，时序分析方法更包含根据时序校正表对待测信号的取样结果进行时序校正后进行时序分析及量测。时序校正表记录任意两个第一基本输入输出端与通道多工器间以及任意两个第二基本输入输出端与通道多工器间的路径延迟差距。

依据本发明另一实施例，时序分析方法更包含使分别连接于第一基本输入输出端其中之一以及通道多工器间的复数个第一时序校正模块，以及分别连接于第二基本输入输出端其中之一以及通道多工器间的复数个第二时序校正模块根据时序校正资讯对待测信号进行时序校正。其中时序校正资讯为任意两个第一基本输入输出端与通道多工器间以及任意两个第二基本输入输出端与通道多工器间的路径延迟差距。