[发明专利]半导体测试结构及测试方法

说明书

技术领域

本发明涉及半导体测试领域，特别涉及一种半导体测试结构及测试方法。

背景技术

随着超大规模集成电路的集成度的不断提高，MOS晶体管的尺寸不断变小，根据按比例缩小法则，MOS晶体管的栅极的栅介质层的厚度也在不断变薄。但由于MOS晶体管的栅极电压不会持续降低，因此较强的电场强度对所述栅介质层的影响变得越来越突出。栅介质层的电学性能变差会导致MOS晶体管的电学参数变得不稳定，例如：阈值电压发生漂移、跨导降低、漏电流增加、甚至可能造导致栅介质层发生击穿。

目前，为了检测栅介质层的电学性能，通常需要对栅介质层进行与时间相关电介质击穿（Time Dependent Dielectric Breakdown，TDDB）和瞬时击穿（Time Zero Dielectric Breakdown，TZDB）测试。将待检测MOS晶体管的源极、漏极和衬底接地，并检测信号施加在所述待检测MOS晶体管的栅极上，对栅介质层进行TDDB测试和TZDB测试。

在现有技术中，MOS晶体管的栅介质层进行测试通常包括对单独设置的一个MOS晶体管的栅介质层进行测试或对矩阵密集排列的若干MOS晶体管的栅介质层进行测试，但利用所述两种测试的精确性都不高。MOS晶体管的栅介质层的可靠性受其周边版图环境的影响越来越大。

更多关于栅介质层的电学性能的检测请参考专利号为US7851793B2的美国专利文献。

发明内容

本发明解决的问题是提供一种半导体测试结构及测试方法，从而可以对MOS晶体管的栅介质层的可靠性怎样受其周边版图环境的影响做出精确分析。

为解决上述问题，本发明技术方案提供了一种半导体测试结构，包括：第一测试端、第二测试端和呈矩阵排列的若干MOS晶体管，所述MOS晶体管的源极、漏极、衬底接地，所述MOS晶体管包括第一MOS晶体管和第二MOS晶体管，位于所述矩阵中间位置的第一MOS晶体管的栅极与第一测试端相连接，位于所述矩阵边缘位置的第二MOS晶体管的栅极与第二测试端相连接。

可选的，所述矩阵为N×M矩阵，所述第二MOS晶体管的数量为2N+2M-4，所述第一MOS晶体管的数量为(N-2)(M-2)，且2N+2M-4=(N-2)(M-2)。

可选的，所述矩阵为5×12矩阵、6×8矩阵、8×6矩阵或12×5矩阵。

可选的，所述矩阵为N×M矩阵，所述第二MOS晶体管的数量为2N+2M-4，所述第一MOS晶体管的数量为(N-4)(M-4)，且2N+2M-4=(N-4)(M-4)。

可选的，所述矩阵为7×22矩阵、8×14矩阵、14×8矩阵或22×7矩阵。

可选的，所述矩阵为N×M矩阵，所述第二MOS晶体管的数量为2N+2M-4，所述第一MOS晶体管的数量为(N-6)(M-6)，且2N+2M-4=(N-6)(M-6)。

本发明技术方案还提供了一种利用所述半导体测试结构的测试方法，包括：在所述第一测试端施加测试信号，利用所述测试信号对第一MOS晶体管的栅介质层进行测试；在所述第二测试端施加测试信号，利用所述测试信号对第二MOS晶体管的栅介质层进行测试。

与现有技术相比，本发明具有以下优点：

通过分别在第一测试端和第二测试端上施加测试信号，分别对处于矩阵中间位置的第一MOS晶体管和处于矩阵边缘位置的第二MOS晶体管进行测试，从而可以分别获得处于矩阵中间位置的第一MOS晶体管和处于矩阵边缘位置的第二MOS晶体管的失效时间和击穿电压，由于处于矩阵中间位置的第一MOS晶体管的周边版图环境一致，而处于矩阵边缘位置的第二MOS晶体管的周边版图环境是随着其所处的位置变化而不一样的，通过对第一MOS晶体管和第二MOS晶体管可靠性的比较，可以对MOS晶体管的栅介质层的可靠性怎样受其周边版图环境的影响做出精确分析，从而更有利于评估栅介质层的质量，有利于提高测试结果的精确性。

附图说明

图1和图2是本发明实施例的半导体检测结构的结构示意图。

具体实施方式