[发明专利]一种基于Bypass技术的低功耗乘法器

权利要求书

1.一种基于Bypass技术的乘法器，所述乘法器用于接收两个操作数，并对其进行乘法操作，其包括：Booth编码模块、Booth译码模块、部分积压缩树和快速加法器306；其中，Booth编码模块对第一个操作数进行Booth编码；Booth译码模块根据所述Booth编码模块输出的Booth编码对乘法器的第二个操作数进行译码而得到多组部分积；所述部分积压缩树处理所述多组部分积，得到两个压缩结果；所述快速加法器将所述两个压缩结果进行加法操作，从而得到最终的乘法结果；其中所述部分积压缩树的基本单元为基于行列Bypass的全加器和半加器。 

2.如权利要求1所述的乘法器，其特征在于，所述基于行列Bypass的全加器和半加器包括门控单元和加法模块，所述门控单元选择性地关闭所述加法模块。 

3.如权利要求1所述的乘法器，其特征在于，所述基于行列Bypass的全加器接收三位输入数据，其中两位输入数据相或后作为控制信号控制所述全加器是否执行加法操作；所述基于行列Bypass的半加器接收两位输入数据，其中一位输入数据作为控制信号控制所述半加器是否执行半加操作。 

4.如权利要求1所述的乘法器，其特征在于，所述全加器包括加法模块、门控单元和选通器，其接收三位输入数据，包括加法模块、门控单元和选通器，其接收三位输入数据，其中两位输入数据经过或门后作为门控单元和选通器的控制信号，以打开或关闭所述加法模块；如果所述加法模块被关闭，则该全加器的输出为第三位输入数据，如果所述加法器被打开，则所述第三位输入数据和所述两位输入数据的与信号作为所述加法模块的两个输入。 

5.如权利要求1所述的乘法器，其特征在于，所述半加器包括加法器、门控单元和选通器，其接收两位输入数据，其中一位输入数据作为门控单元和选通器的控制信号，以打开或关闭所述加法模块，如果所述加法器被打开，则所述第二位输入数据作为所述加法模块的输入。 

6.如权利要求1所述的乘法器，其特征在于，所述全加器的加法模 块使用A+B+1电路，该A+B+1电路由一个或门和一个同或门构成；所述半加器的加法模块使用A+1电路，该A+1电路由一个反相器构成。 

7.如权利要求1所述的乘法器，其特征在于，所述Booth编码模块采用改进型的基4Booth编码。 

8.如权利要求7所述的乘法器，其特征在于，所述Booth编码模块包括多个编码单元，所述编码单元的输入为第一操作数Y的相邻3位Y2i+1Y2iY2i-1，其中Y2i-1与Y2i经异或门得到b1，Y2i和Y2i+1经异或非门后与b1经或非门得到b2，Y2i-1与Y2i经与非门后与Y2i+1经与门得到neg；所述Booth译码模块包括多个译码单元，所述译码单元的输入为第二操作数X的相邻2位XiXi-1和相应编码单元的输出b1、b2和neg，b1与Xi经与门后得到的结果与b2和Xi-1经与门得到的结果经或非门，再与neg经异或非门，生成部分积。 

9.如权利要求1所述的乘法器，其特征在于，所述部分积压缩树采用的是Wallance压缩算法，该部分积压缩树包括多个基于行列Bypass的全加器和半加器，所述全加器将输入的部分积的三位压缩成两位作为下一级全加器或半加器的输入，所述半加器将输入的部分积的两位进行相加后作为下一级全加器或半加器的输入。 

10.如权利要求1所述的乘法器，其特征在于，所述超前进位加法器包括PG计算模块和求和模块，所述PG计算模块计算进位传播位和进位产生位，其以输入的加法操作数的每4位为一组与前一级的进位作为输入来计算；所述求和模块用于接收所述进位传播位、进位产生位和前一级的进位，计算得到最终的乘法结果。