[发明专利]一种基于Bypass技术的低功耗乘法器

说明书

技术领域

本发明属于集成电路设计中的乘法运算技术领域，尤其涉及一种基于Bypass技术的低功耗乘法器。

背景技术

乘法器是集成电路中的重要部件，承担了大量的计算任务，广泛应用于芯片的模块设计中。乘法器一般处于芯片的关键路径中，其速度的快慢，功耗的大小对整个芯片的性能功耗有决定性的作用。随着芯片技术的发展和纳米级工艺的进步，性能和功耗已成为评价芯片的两个最重要指标。工艺朝着更小纳米级的方向发展，给芯片的速度带来了一定的提升，却对低功耗的设计提出了挑战，而嵌入式系统的应用对低功耗提出更高要求，特别是消费电子类芯片，因此低功耗芯片设计成为业界的研究热点。

一般地，高速乘法器采用Booth编码和树型结构进行设计，对于两个N位操作数A，B的乘法操作，对B操作数进行Booth编码，以减少部分积数目，进而减少累加级数的延时；然后对Booth译码后的部分积进行树型压缩，相比于阵列式压缩，树型压缩可以大大降低累加的延时；最后利用一个快速加法器将树型压缩的两个2N位结果求和，得到最终的2N位乘法结果。

针对乘法器低功耗设计，学术界提出的较热门技术有行Bypass和列Bypass技术，其主要思想是1位全加器将输入A，B，Ci中的某一个操作数作为选通信号，如果其值为0，那么关闭该全加器，将另外两个操作数传递到下一级使用。图1为采用行Bypass技术的4×4阵列乘法器，每一行全加器使用同一个控制信号判断是否进行行Bypass操作，当门控和选通器的控制信号为0时，将输入操作数直接传递到下一级全加器，当选通信号为1时，执行FA的加法运算；图2为采用列Bypass技术的4×4阵列乘法器，每一列全加器使用同一个控制信号判断是否进行列Bypass操作，当控制信号为0时，该列的加法器全部被Bypass掉，相应的操作数传递到下一级加法器中。

通过上面分析得知，行Bypass和列Bypass可以选择性的关闭部分运算模块，Bypass全加器单元相比于常规全加器FA，当输入数据流向Bypass路径时，活动的晶体管只有两个选通器，可大大减少晶体管的动态功耗，同时关键路径的延时也得到降低。但是，这两种技术只能应用在较低速的阵列乘法器当中，这是因为只有部分积使用阵列式压缩累加的时候，才能使用行Bypass和列Bypass技术，具有一定局限性。由于树型结构的不规则性，行Bypass技术和列Bypass技术无法应用在树型乘法器中。

所以，本文提出一种通用的行列Bypass技术，既可应用于阵列乘法器设计，也可应用于Booth编码，树型乘法器的设计，还可用于各种压缩树结构中，以实现高性能低功耗设计。

发明内容

有鉴于此，本发明的主要目的在于提供一种采用Bypass技术的高性能低功耗乘法器装置，通过关闭无效通路的方式有效降低乘法器的功耗。

为达到以上目的，本发明提出了一种基于Bypass的高速低功耗乘法器。该高速低功耗乘法器采用一种基于门控单元的行列Bypass技术，该行列Bypass技术既可应用与阵列乘法器设计，也可应用与Booth编码，树型乘法器的设计，还可用于各种压缩树结构中，以实现部分积压缩，达到高性能低功耗设计。

从上述技术方案可以看出，本发明具有以下有益效果：

本发明的最大特点是在实现高性能的同时进行了低功耗设计。其低功耗设计的核心部件是基于行列Bypass的全加器单元(FA)和半加器单元(HA)，用输入信号作为Bypass的选通信号，选择性关闭图6中示出的A+1结构601和A+B+1结构，以降低其开关活动性。相比常规全加器604，基于行列Bypass的全加器在性能和功耗上均有优势，如果Bypass成功，那么关键路径上只有或门和选通，性能明显提升，因为常规全加器的关键路径上有一级与门，一级或门和一级异或门，同理，基于行列Bypass的半加器相比于常规半加器602，也有性能功耗上的提升。通过分析得知，采用Bypass结构实现的乘法器较采用标准结构实现的乘法器在性能和功耗上都有一定程度的改善。