[发明专利]NAND闪存的镶嵌结构的制造方法

说明书

技术领域

本发明是有关于一种易失性存储器的制造方法，且特别是有关于一种NAND闪存的镶嵌结构的制造方法。

背景技术

随着积体电路技术的进步及元件尺寸的缩小，为了克服愈来愈小的线宽以及防止对准失误（mis-alignment），通常会采用自行对准工艺（self-alignment process）的设计。

以NAND闪存元件为例，为了确保电性连接，各位线需要覆盖介层窗，且介层窗必须覆盖并垂直地对准相对应的接触窗，因此通常需进行多道光刻工艺来形成上述结构，且需要高的解析度，从而容易增加对准失误的风险。

因此，亟需一种可简化工艺步骤及避免对准失误问题的NAND闪存的互连(interconnection)的制造方法。

发明内容

本发明提供一种NAND闪存的镶嵌结构的制造方法，其可简化工艺步骤以及避免对准失误。

本发明另提供一种NAND闪存的镶嵌结构的制造方法，其以简单步骤形成位线，而同时降低周边区中导线的电阻值。

本发明提出一种NAND闪存的镶嵌结构的制造方法。提供具有存储单元阵列的衬底，存储单元阵列包括沿一方向配置的多个NAND串，且在此方向上，各NAND串包括多个字线及位于多个字线下方的多个浮置栅极，以及位在多个字线的两端的两个选择晶体管。在衬底上形成覆盖存储单元阵列的第一介电层。在邻近的NAND串之间形成接触衬底的至少一接触窗插塞。在第一介电层及接触窗插塞上依序形成终止层及第二介电层。在第二介电层上形成图案化终止层，其具有对应接触窗插塞的至少一第一开口并露出第二介电层。在图案化终止层上及第一开口中形成第三介电层。在第三介电层上形成图案化掩膜层，其具有对应第一开口的至少一第二开口，且此第二开口沿上述方向延伸并露出第三介电层。以图案化掩膜层为掩膜，移除自第二开口露出的第三介电层而形成沟槽，并继续移除自第一开口露出的第二介电层而形成介层窗并露出终止层。移除露出的终止层，使接触窗插塞暴露出来。在沟槽及介层窗内形成与接触窗插塞接触的导体层。

本发明另提出一种NAND闪存的镶嵌结构的制造方法。提供具有存储单元阵列及周边区的衬底，且周边区包括至少一晶体管，以及存储单元阵列包括沿一方向配置的多个NAND串，而在此方向上，各NAND串包括多个字线及位于多个字线下方的多个浮置栅极，以及位在多个字线的两端的两个选择晶体管。在衬底上形成覆盖存储单元阵列及周边区的晶体管的第一介电层。在邻近的NAND串之间形成接触衬底的至少一第一接触窗插塞。在第一介电层及第一接触窗插塞上依序形成终止层及第二介电层。在第二介电层上形成图案化终止层，其具有对应第一接触窗插塞的至少一第一开口与位于周边区的至少一第二开口，并露出第二介电层。在图案化终止层上以及第一开口及第二开口中形成第三介电层。在第三介电层上形成图案化掩膜层，其具有对应第一开口且沿上述方向延伸的至少一第三开口，以及对应第二开口的至少一第四开口，并露出第三介电层。以图案化掩膜层为掩膜，移除自第三开口与第四开口露出的第三介电层而形成沟槽，并继续移除自第一开口及第二开口露出的第二介电层而形成介层窗并露出终止层。移除露出的终止层，使第一接触窗插塞及周边区的第一介电层暴露出来。在沟槽与介层窗内形成与第一接触窗插塞接触的导体层。

基于上述，本发明所提出的NAND闪存的镶嵌结构的制造方法利用自行对准双镶嵌（self aligned daul damascene）工艺，以形成位线及与介层窗插塞，因而有效降低工艺步骤复杂度以及避免对准失误。另外，本发明所提出的NAND闪存的镶嵌结构的制造方法可在衬底上同时对存储单元阵列及周边区进行处理，因此有效地降低工艺复杂度，并且可降低周边区中导线的电阻值。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

图1到图7C为依照本发明的第一实施例的NAND闪存的镶嵌结构的制造流程图。

图8A到图8G为依照本发明的第二实施例的NAND闪存的镶嵌结构的制造流程剖面图。

图9A到图9F为依照本发明的第三实施例的NAND闪存的镶嵌结构的制造流程剖面图。

图10A到图10D为依照本发明的第四实施例的NAND闪存的镶嵌结构的制造流程剖面图。

其中，附图标记说明如下：

100、200：衬底

102、202：存储单元阵列

104、204：NAND串

106、206：字线

107、207：浮置栅极