[发明专利]多核网络处理器的片上互联结构及其方法

权利要求书

1.多核网络处理器的片上互联结构，其特征在于，快速互联模块与处理单元(1)、处理单元(2)、SRAM控制单元(1)、SRAM控制单元(2)、网络包I/O接口单元、加解密单元之间用读数据标识总线、写标识总线、写数据总线、命令总线连接；慢速互联模块与处理单元(1)、处理单元(2)、DRAM控制单元(1)、DRAM控制单元(2)用读数据标识总线、写标识总线、写数据总线、命令总线连接；其中：

所述的处理单元(1)和处理单元(2)，用于发送命令信息、写数据信息，接收读数据标识信息、写标识信息；

所述的SRAM控制单元(1)、SRAM控制单元(2)、网络包I/O接口单元、加解密单元，用于快速地接收命令信息、写数据信息，发送读数据标识信息、写标识信息；

所述的DRAM控制单元(1)、DRAM控制单元(2)，用于慢速地接收命令信息、写数据信息，发送读数据标识信息、写标识信息；

所述的快速互联模块，用于将处理单元(1)、处理单元(2)的命令信息、写数据信息发送到SRAM控制单元(1)、SRAM控制单元(2)、网络包I/O接口单元、加解密单元，将SRAM控制单元(1)、SRAM控制单元(2)、网络包I/O接口单元、加解密单元的读数据标识信息、写标识信息发送到处理单元(1)、处理单元(2)；

所述的慢速互联模块，用于将处理单元(1)、处理单元(2)的命令信息、写数据信息发送到DRAM控制单元(1)、DRAM控制单元(2)，将DRAM控制单元(1)、DRAM控制单元(2)的读数据标识信息、写标识信息发送到处理单元(1)、处理单元(2)。

2.根据权利要求1所述的多核网络处理器的片上互联结构，其特征在于，所述快速互联模块中的读数据标识单元(1)包括一个仲裁器、四个FIFO、一个多路选择器；所述仲裁器的输入端通过读数据标识总线与SRAM控制单元(1)、SRAM控制单元(2)、网络包I/O接口单元、加解密单元连接；所述仲裁器的输出端通过FIFO写总线、FIFO读总线与四个FIFO连接；所述的四个FIFO的输入端通过读数据标识总线与SRAM控制单元(1)、SRAM控制单元(2)、网络包I/O接口单元、加解密单元连接；所述四个FIFO的输出端通过FIFO空状态总线与仲裁器连接；所述多路选择器的输入端通过FIFO总线与四个FIFO连接；所述多路选择器的输入端通过选择总线与仲裁器连接；所述的多路选择器的输出端通过读数据标识总线与处理单元(1)连接；

所述快速互联模块中的读数据标识单元(2)包括一个仲裁器、四个FIFO、一个多路选择器；所述仲裁器的输入端通过读数据标识总线与SRAM控制单元(1)、SRAM控制单元(2)、网络包I/O接口单元、加解密单元连接；所述仲裁器的输出端通过FIFO写总线、FIFO读总线与四个FIFO连接；所述的四个FIFO的输入端通过读数据标识总线与SRAM控制单元(1)、SRAM控制单元(2)、网络包I/O接口单元、加解密单元连接；所述四个FIFO的输出端通过FIFO空状态总线与仲裁器连接；所述多路选择器的输入端通过FIFO总线与四个FIFO连接；所述多路选择器的输入端通过选择总线与仲裁器连接；所述多路选择器的输出端通过读数据标识总线与处理单元(2)连接；

所述快速互联模块中的写标识单元(1)包括一个仲裁器、四个FIFO、一个多路选择器；所述仲裁器的输入端通过写标识总线与SRAM控制单元(1)、SRAM控制单元(2)、网络包I/O接口单元、加解密单元连接；所述仲裁器的输出端通过FIFO写总线、FIFO读总线与四个FIFO连接；所述的四个FIFO的输入端通过写标识总线与SRAM控制单元(1)、SRAM控制单元(2)、网络包I/O接口单元、加解密单元连接；所述四个FIFO的输出端通过FIFO空状态总线与仲裁器连接；所述多路选择器的输入端通过FIFO总线与四个FIFO连接；所述多路选择器的输入端通过选择总线与仲裁器连接；所述多路选择器的输出端通过写标识总线与处理单元(1)连接；

所述快速互联模块中的写标识单元(2)包括一个仲裁器、四个FIFO、一个多路选择器；所述仲裁器的输入端通过写标识总线与SRAM控制单元(1)、SRAM控制单元(2)、网络包I/O接口单元、加解密单元连接；所述仲裁器的输出端通过FIFO写总线、FIFO读总线与四个FIFO连接；所述的四个FIFO的输入端通过写标识总线与SRAM控制单元(1)、SRAM控制单元(2)、网络包I/O接口单元、加解密单元连接；所述四个FIFO的输出端通过FIFO空状态总线与仲裁器连接；所述多路选择器的输入端通过FIFO总线与四个FIFO连接；所述多路选择器的输入端通过选择总线与仲裁器连接；所述多路选择器的输出端通过写标识总线与处理单元(2)连接；

所述快速互联模块中的写数据单元(1)包括一个译码器，所述译码器的输入端通过写数据总线与处理单元(1)连接；所述译码器的输入端通过数据选择总线与写标识单元(1)中的仲裁器连接；所述译码器的输出端通过写数据总线与SRAM控制单元(1)、SRAM控制单元(2)、网络包I/O接口单元、加解密单元连接；

所述快速互联模块中的写数据单元(2)包括一个译码器，所述译码器的输入端通过写数据总线与处理单元(2)连接；所述译码器的输入端通过数据选择总线与写标识单元(2)中的仲裁器连接；所述译码器的输出端通过写数据总线与SRAM控制单元(1)、SRAM控制单元(2)、网络包I/O接口单元、加解密单元连接；

所述的快速互联模块中的命令单元(1)包括一个仲裁器、两个FIFO、一个多路选择器，所述仲裁器的输入端通过命令总线与处理单元(1)、处理单元(2)连接；所述仲裁器的输出端通过FIFO写总线、FIFO读总线与两个FIFO连接；所述两个FIFO的输入端通过命令总线与处理单元(1)、处理单元(2)连接；所述两个FIFO的输出端通过FIFO空状态总线与仲裁器连接；所述多路选择器的输入端通过FIFO总线与两个FIFO连接；所述多路选择器的输入端通过选择总线与仲裁器连接；所述多路选择器的输出端通过命令总线与DRAM控制单元(1)、DRAM控制单元(2)连接；

所述的仲裁器，用于监测输入的总线、FIFO空状态总线，控制FIFO的写入和读出，发出选择信号选通多路选择器；所述的FIFO，用于缓存对应的信息；所述的多路选择器，用于选通相应的数据通路；所述的译码器，用于选通相应的数据通路。