[发明专利]多核网络处理器的片上互联结构及其方法

说明书

技术领域

本发明涉及网络装置领域，更进一步涉及多核网络处理器的片上互联结构及其方法。本发明可以使多核网络处理器在结构相对简单的同时提供较高的带宽，具有良好的并行性、可扩展性以及公平性。

背景技术

主流网络处理器一般包括若干个多线程包处理器(PPE)，一个协处理器，动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)控制单元，加解密单元，网络数据流接口单元等。协处理器在系统启动时对网络处理器各单元进行配置，多个包处理器在网络处理器内部并行运行，通过预先编制好的微码来控制处理流程。存储单元(如DRAM和SRAM单元)、加解密单元、网络数据流接口单元等数据存储和处理单元均属于共享资源。提供共享资源及其用户之间进行数据和命令控制信息相互通信的结构称为互联，亦称总线，它是保证网络处理器高性能的决定性因素。

范勇所著“多处理器片上系统高性能总线互联关键技术研究”的论文中，公开了一种使用基于共享总线的互联结构。该结构由于在任一时间节点上仅允许单独的一组数据在总线上传输，因此该结构存在的不足是，缺乏扩展性以及通信带宽较低。

朱艳所著“多核CPU中交叉开关总线的设计”的论文中，公开了一种基于交叉开关的互联结构。该结构实现了处理单元和共享资源间点对点的连接，通信带宽并不会受到总线竞争的限制。但是该互联结构存在的不足是，结构复杂、在成本、面积方面要付出很大的代价。

发明内容

本发明的目的在于克服上述现有技术的不足，提出了一种结构相对简单的同时可以提供较高带宽，并且具有良好的并行性、可扩展性以及公平性的互联结构及其方法。

本发明的多核网络处理器的片上互联结构，快速互联模块与处理单元(1)、处理单元(2)、SRAM控制单元(1)、SRAM控制单元(2)、网络包I/O接口单元、加解密单元之间用读数据标识总线、写标识总线、写数据总线、命令总线连接；慢速互联模块与处理单元(1)、处理单元(2)、DRAM控制单元(1)、DRAM控制单元(2)用读数据标识总线、写标识总线、写数据总线、命令总线连接。

处理单元(1)和处理单元(2)，用于发送命令信息、写数据信息，接收读数据标识信息、写标识信息。

SRAM控制单元(1)、SRAM控制单元(2)、网络包I/O接口单元、加解密单元，用于快速地接收命令信息、写数据信息，发送读数据标识信息、写标识信息。

DRAM控制单元(1)、DRAM控制单元(2)，用于慢速地接收命令信息、写数据信息，发送读数据标识信息、写标识信息。

快速互联模块，用于将处理单元(1)、处理单元(2)的命令信息、写数据信息发送到SRAM控制单元(1)、SRAM控制单元(2)、网络包I/O接口单元、加解密单元，将SRAM控制单元(1)、SRAM控制单元(2)、网络包I/O接口单元、加解密单元的读数据标识信息、写标识信息发送到处理单元(1)、处理单元(2)。

慢速互联模块，用于将处理单元(1)、处理单元(2)的命令信息、写数据信息发送到DRAM控制单元(1)、DRAM控制单元(2)，将DRAM控制单元(1)、DRAM控制单元(2)的读数据标识信息、写标识信息发送到处理单元(1)、处理单元(2)。

本发明多核网络处理器的片上互联方法，包括如下步骤：

(1)发送命令

处理单元(1)与处理单元(2)发出数据请求命令。

(2)选择命令

2a)命令单元(1)与命令单元(2)中的仲裁器对命令总线上的命令信息进行译码，使能FIFO写总线，将命令信息写入先入先出队列FIFO。

2b)仲裁器监测FIFO空状态总线，对不为空的先入先出队列FIFO进行优先级仲裁，使能当前最高优先级先入先出队列FIFO对应的FIFO读总线，将命令信息读出先入先出队列FIFO。

2c)多路选择器依据仲裁器发出的选择信号，选择相应的通路。

(3)接收命令

SRAM控制单元(1)、SRAM控制单元(2)、网络包I/O接口单元、加解密单元、DRAM控制单元(1)、DRAM控制单元(2)通过对命令总线上的命令信息进行译码后，分别接收发往本单元的命令。

(4)判断命令是否为读命令

4a)SRAM控制单元(1)、SRAM控制单元(2)、网络包I/O接口单元、加解密单元、DRAM控制单元(1)、DRAM控制单元(2)对接收的命令进行译码，获得处理单元发送的命令类型。