[发明专利]连接叠层结构的导电层的中间连接件的形成方法有效
申请号: | 201310037472.X | 申请日: | 2013-01-31 |
公开(公告)号: | CN103972151A | 公开(公告)日: | 2014-08-06 |
发明(设计)人: | 陈士弘 | 申请(专利权)人: | 旺宏电子股份有限公司 |
主分类号: | H01L21/768 | 分类号: | H01L21/768 |
代理公司: | 中科专利商标代理有限责任公司 11021 | 代理人: | 任岩 |
地址: | 中国台湾新竹*** | 国省代码: | 中国台湾;71 |
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摘要: | |||
搜索关键词: | 连接 结构 导电 中间 形成 方法 | ||
1.一种方法,使用于一电子装置,该电子装置包括一叠层结构,该叠层结构包括多个导电层,该多个导电层与多个介电层交错排列,该方法用以形成多个中间连接件,该多个中间连接件延伸至对应的该多个导电层的一部分,该方法包括:
移除于该叠层结构中部分的该多个导电层及该多个介电层,以形成多个着陆区域,该多个着陆区域没有迭加该叠层结构的该多个导电层,其中W为该多个导电层的数量,移除的步骤包括:
使用一组M个刻蚀掩模刻蚀该多个介电层/导电层的该叠层结构,以暴露该多个着陆区域于W-1个导电层,该多个刻蚀掩模具有多个掩模区域及间隔的多个开口刻蚀区域,M大于或等于2,NM少于或等于W,N为大于或等于3的整数;
在该组刻蚀掩模中的各该刻蚀掩模m,其中m从0到M-1:
(a)形成该刻蚀掩模m位于一接触区域之上,该刻蚀掩模具有该多个开口刻蚀区域,该多个开口刻蚀区域位于部份该多个着陆区域之上;
(b)于该刻蚀掩模m的该多个开口刻蚀区域中刻蚀Nm个导电层;
(c)削减该刻蚀掩模m,以增加该多个开口刻蚀区域的尺寸,该多个开口刻蚀区域迭加多个额外的接触开口;
(d)于已增加尺寸的该多个开口刻蚀区域,刻蚀Nm个该多个导电层;以及
(g)若N大于3,重复N-3次削减步骤(c)及刻蚀步骤(d);
藉此,以不同刻蚀掩模的组合暴露出该多个导电层上的该多个着陆区域。
2.根据权利要求1所述的方法,更包括:
设置一介质填充物于该多个着陆区域之上;
向下形成该多个接触开口至该多个着陆区域,该多个接触开口贯穿该介质填充物;以及
以一导电材料填充该多个接触开口,以形成该多个中间连接件。
3.根据权利要求1所述的方法,更包括选择N,N等于2加上各个刻蚀掩模的削减刻蚀掩模的步骤的次数。
4.根据权利要求1所述的方法,其中各该刻蚀掩模0具有一0掩模宽度,该0掩模宽度具有一开口刻蚀区域,该开口刻蚀区域具有一开口区域宽度,该开口区域宽度等于该0掩模宽度除以N。
5.根据权利要求1所述的方法,其中各该刻蚀掩模具有一掩模宽度,该掩模宽度具有一开口刻蚀区域,该开口刻蚀区域具有一开口区域宽度,该开口区域宽度等于该掩模宽度除以N。
6.根据权利要求1所述的方法,其中于形成该刻蚀掩模的步骤(a)中,该刻蚀掩模覆盖Nm+1个该多个着陆区域,且该开口刻蚀区域覆盖Nm个该多个着陆区域。
7.根据权利要求1所述的方法,其中于形成该刻蚀掩模的步骤(a)中,该开口刻蚀区域在Nm个该多个着陆区域之上。
8.根据权利要求1所述的方法,其中W=27且N=3以至于:
m=1时;
刻蚀的步骤(b)是刻蚀1层导电层;及
刻蚀的步骤(d)是刻蚀1层导电层;
m=2时:
刻蚀的步骤(b)是刻蚀3层导电层;及
刻蚀的步骤(d)是刻蚀3层导电层;
m=3时:
刻蚀的步骤(b)是刻蚀9层导电层;及
刻蚀的步骤(d)是刻蚀9层导电层。
9.根据权利要求1所述的方法,其中削减的步骤使得已增大尺寸的开口刻蚀区域覆盖额外1/N个该多个着陆区域。
10.根据权利要求1所述的方法,其中该装置包括该叠层结构的一表面,且该方法更包括在移除的步骤的执行过程中,遮蔽该表面的一部份,以产生没有接触开口的多个虚拟区域。
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H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造