[发明专利]连接叠层结构的导电层的中间连接件的形成方法

说明书

技术领域

本发明是有关于一种高密度集成电路装置，且特别是有关于一种多阶层三维叠层装置的中间连接件的形成方法。

背景技术

于高密度存储器装置的制造技术中，集成电路上各单元面积的数据总量可以是一关键因素。因此，当存储器装置的临界尺寸接近光学光刻技术的限制时，为了达到更高储存密度及更低的单位比特成本，叠层多阶层存储单元的技术已被提出。

举例来说，于公元2006年12月11～13日IEEE国际电子元件会议中，赖先生等人所发表的「A Multi-Layer Stackable Thin-Film Transistor (TFT)NAND-Type Flash Memory」及Jung等人所发表的「Three Dimensionally Stacked NAND Flash Memory Technology Using Stacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond 30nm Node」已叙述薄膜晶体管技术被应用于电荷陷获存储器。

并且，IEEE J.固态电路期刊于公元2003年11月第38卷第11期，由Johnson等人所发表的「512-Mb PROM With a Three-Dimensional Array of Diode/Anti-fuse Memory Cells」已叙述交叉点阵列技术(cross-point array)已应用于反熔丝存储器(anti-fuse memory)。同样内容也可见于第7，081，377号「Three-Dimensional Memory」的美国专利申请案。

公元2008年6月17～19日VLSI技术文摘技术论文研讨会中，Kim等人于论文集第122～123页发表的「Novel3-D Structure for Ultra-High Density Flash Memory with VRAT and PIPE」已叙述垂直式NAND存储单元的电荷陷获存储器技术。

在三维叠层存储器装置中，导电接点用以连接存储单元的低层元件至译码电路且穿越高层元件。中间连接件的实施随着光学光刻所需的步骤数增加。于公元2007年16月12～14日VLSI技术文摘论文研讨会中，由Tanaka等人于论文集第14～15页所发表的「Bit Cost Scalable Technology with Punch and Plug Processfor Ultra High Density Flash Memory」已叙述一种减少光学光刻步骤数量的方法。

然而，传统三维叠层存储器装置的缺点是在每个接触层采用分离的掩模。然而，若有20层接触层，则需要20个不同的掩模。各个接触层需要创造一个掩模及一刻蚀步骤。

发明内容

一种第一实施例的方法，用以使用于一电子装置。电子装置包括一叠层结构。叠层结构包括多个导电层，这些导电层与多个介电层交错排列。导电层用以形成中间连接件，这些中间连接件延伸至各自的导电层。叠层结构的部份的导电层及介电层被移除，以于叠层结构的这些导电层形成着陆区域。着陆区域没有迭加叠层结构的导电层。W为导电层的数量。移除的步骤包括以下步骤。通过一组M个刻蚀掩模，介电层/导电层的叠层结构被刻蚀而暴露出着陆区域于W-1个导电层。刻蚀掩模具有掩模区域及间隔的开口刻蚀区域。M大于或等于2，N^M小于或等于W。N为大于或等于3的整数。该组刻蚀掩模的各个刻蚀掩模m执行以下步骤，m为0至M-1。(a)形成刻蚀掩模m于接触区域之上，刻蚀掩模具有开口刻蚀区域，开口刻蚀区域位于一些着陆区域之上。(b)于掩模m的开口刻蚀区域刻蚀Nm层导电层。(c)削减刻蚀掩模m，以增加开口刻蚀区域，而迭加额外的接触开口。(d)于已增加尺寸的开口刻蚀区域刻蚀N^m层导电层。(g)若N大于3，则重复削减步骤(c)及刻蚀步骤(d)N-3次。藉此，导电层的着陆区域透过刻蚀掩模的不同组合而被暴露出来。