[发明专利]用于HEVC标准下DCT/IDCT电路的乘法器结构

权利要求书

1.一种用于HEVC标准下DCT/IDCT电路的乘法器结构，其特征在于，包括依次串联连接的预处理运算模块、第一级移位加运算模块和第二级移位加运算模块，所述的预运算单元设有输入数据端口和输入参数端口，所述的第二级移位加运算模块设有运算结果输出端口。

2.根据权利要求1所述的一种用于HEVC标准下DCT/IDCT电路的乘法器结构，其特征在于，所述的预处理运算模块包括分别与输入数据端口连接的取补单元、左移单元、1个3口多路复用选择器单元、2个4口多路复用选择器单元和2口多路复用选择器单元，所述的取补单元的输出端、左移单元的输出端和输入参数端口均分别与1个3口多路复用选择器单元、2个4口多路复用选择器单元和2口多路复用选择器单元连接。

3.根据权利要求2所述的一种用于HEVC标准下DCT/IDCT电路的乘法器结构，其特征在于，所述的2个4口多路复用选择器单元为MUX-32和MUX-10，所述3口多路复用选择器单元为MUX-65，所述2口多路复用选择器单元为MUX-4；

所述的取补单元设有有一个输入端口和一个输出端口，所述的左移单元设有一个输入端口和一个输出端口，所述的2个4口多路复用选择器单元MUX-32和MUX-10分别设有4个数据输入端口、1个选择信号端口和1个输出端口，所述的3口多路复用选择器单元MUX-65设有3个数据输入端口、1个选择信号端口和1个输出端口，所述的2口多路复用选择器单元MUX-4设有2个数据输入端口、1个选择信号端口和1个输出端口；所述的输入数据端口分别连接取补单元的输入端口、左移单元的输入端口、MUX-65的第一个数据输入端口、MUX-4的第一个数据输入端口、MUX-32的第一个数据输入端口和MUX-10的第一个数据输入端口；

所述的输入参数端口为7位端口，其第6位和第5位均连接MUX-65的选择信号端口、其第4位连接MUX-4的选择信号端口、其第3位和第2位均连接MUX-32的选择信号端口、其第1位和第0位均连接MUX-10的选择信号端口；

所述的左移单元的输出端口分别连接MUX-65的第2个数据输入端口、MUX-32的第2个数据输入端口和MUX-10的第2个数据输入端口；所述的取补单元的输出端口分别连接MUX-32的第3个数据输入端口和MUX-10的第3个数据输入端口；所述MUX-65的第3个数据输入端口、MUX-4的第2个数据输入端口、MUX-32的第4个数据输入端口和MUX-10的第4个数据输入端口分别接地；所述的MUX-65、MUX-4、MUX-32、MUX-10的输出端口分别作为预处理运算模块的输出端口1、输出端口2、输出端口3、输出端口4。

4.根据权利要求3所述的一种用于HEVC标准下DCT/IDCT电路的乘法器结构，其特征在于，所述的第一级移位加运算模块包括两个左移单元LS-1、LS-2和两个加法器单元ADD-1、ADD-2；

所述的两个左移单元LS-1和LS-2分别设有1个数据输入端口和1个数据输出端口，所述的两个加法器单元ADD-1和ADD-2分别设有2个数据输入端口和1个数据输出端口；所述预处理运算模块的输出端口1连接左移单元LS-1的输入端口，所述预处理运算模块的输出端口2连接加法器单元ADD-1的输入端口2，所述预处理运算模块的输出端口3连接左移单元LS-2的输入端口，所述预处理运算模块的输出端口4连接加法器单元ADD-2的输入端口；

所述左移单元LS-1的输出端口连接加法器单元ADD-1的输入端口1，所述的左移单元LS-2的输出端口连接加法器单元ADD-2的输入端口1；所述的加法器单元ADD-1和ADD-2的数据输出端口分别作为第一级移位加运算模块的输出端口1和输出端口2。

5.根据权利要求4所述的一种用于HEVC标准下DCT/IDCT电路的乘法器结构，其特征在于，所述的第二级移位加运算模块包括第二左移单元和第二加法器单元；

所述的第二左移单元设有1个数据输入端口和1个数据输出端口，所述的第二加法器单元有2个数据输入端口和1个数据输出端口；所述第一级移位加运算模块的输出端口1连接第二左移单元的输入端口，所述第一级移位加运算模块的输出端口2连接第二加法器单元的输入端口，所述第二左移单元的输出端口连接第二加法器单元的输入端口1；所述第二加法器单元的数据输出端口作为第二级移位加运算模块的输出端口，所述第二级移位加运算模块的输出端口连接运算结果输出端口。