[发明专利]用于HEVC标准下DCT/IDCT电路的乘法器结构

说明书

技术领域

本发明涉及一种数字集成电路领域，尤其是涉及一种用于HEVC标准下DCT/IDCT电路的乘法器结构。

背景技术

1、视频编解码标准发展背景

随着多媒体技术在军事领域、民用领域的应用范围不断扩大和深入，尤其随着消费类电子产品的不断发展，视频编解码技术已经是当前在国际上备受关注的研究领域。视频编解码技术是构建视频和播放视频的主要技术，是所有视频类应用的根本技术。

随着视频分辨率的不断提高，高清、超高清乃至4K全高清视频分辨率逐渐进入应用环节，不断变大的视频规模对视频编解码技术的实现过程提出了巨大的挑战。针对这个问题，国际上已经提出了多种视频编解码技术标准，比如MPEGl/2/4，H.263/264。目前最新提出的视频编解码标准为HEVC。HEVC全称为High Efficiency Video Coding，也称为H.265，由JCT-VC小组2010年开始制订并逐渐完善，是目前为止最新的视频编解码技术标准。在HEVC提出之前，可支持的视频分辨率最大为H.264标准中定义的1920×1080。相比之前的标准，使用HEVC标准的算法能够在视频编解码过程中具有更高的压缩比的同时，支持到处理更大分辨率视频流。

2、DCT/IDCT运算中使用的乘法器

离散余弦变换及其逆变换DCT/IDCT是视频的编解码运算中最基本也是最常用的变换，是视频编解码过程的核心运算过程之一。IDCT运算的计算复杂度可以通过所处理的块大小来衡量，随着标准中定义的数据单元规模的逐渐增大，这个处理过程日趋复杂。在H.264中，IDCT的块大小最大为8像素×8像素(以下简称8×8，类似表示均表示同义)，对应数据量为64个，在HEVC中，处理单元引入了16×16和32×32的规模，最大的块大小定义为32×32，对应的数据量增长到了1024个，造成对应行列处理过程中的暂存数据量有了极大的增加。同时，DCT/IDCT运算所使用的参数矩阵和数据位宽也对应变大，增加了系统的设计难度。

视频编解码过程中实现DCT/IDCT的经典算法为CHEN快速DCT/IDCT算法。CHEN算法的基本运算模块包括乘法器、加法器，其中乘法运算是该算法的重点功能。经过统计，在HEVC标准中定义的CHEN算法定义的DCT设计中，每个32×32的块需要进行11008次乘法运算。

3、现有技术的不足

针对HEVC标准的DCT/IDCT设计中，目前绝大多数采用的是CHEN算法，比如S.Shen的《A UNIFIED4/8/16/32-POINT INTEGER IDCT ARCHITECTURE FOR MULTIPLE VIDEO CODING STANDARDS》(2012)、J.S.Park的《2-D Large Inverse Transform(16×16，32×32)for HEVC(High Efficiency Video Coding)》(2012)。结合CHEN算法中乘法为常数乘的特点，即一个乘数为已知参数，目前针对DCT/IDCT设计中多数乘法器采用移位加运算设计来降低乘法器规模。与H.264标准不同，HEVC标准中的CHEN算法使用的参数更多，且具有更宽的位数，设计难度更大，对应运算复杂度更高。

一个移位加运算模块由加法器和移位器组成，由于在集成电路实现中，加法器的规模往往大于移位器，因此在电路设计过程中，评估一个移位加电路的规模，可以简单根据加法器的使用量来确定。一般整数相乘的移位加算法采用单位移位加法的方法实现，在HEVC标准的DCT/IDCT中定义的常数乘参数为7位整数，应用于一般的移位加电路结构，使用6次移位运算和6次加法运算。按照通常的集成电路制造工艺条件和设计原则，预估一次移位和一次加法占用一个周期，则一般的移位加电路需要占用至少6个周期能够运算完毕。这样的算法在电路设计方法中存在运算时间长，运算资源占用多等缺点。为了精简加法器，J.S.Park的设计中将HEVC的参数进行分类，使用了两种乘法器，其中一种使用了3个加法器，另一个使用了4个加法器。

发明内容

本发明的目的就是为了克服上述现有技术存在的缺陷而提供一种计算效率高、降低了运算成本的用于HEVC标准下DCT/IDCT电路的乘法器结构，可满足系统功能并具有更小的硬件资源占用和更快的运行周期。

本发明的目的可以通过以下技术方案来实现：