[发明专利]半导体装置及其制法

说明书

技术领域

本发明涉及一种半导体装置及其制法，特别是指一种形成容置空间于导电线路上的半导体装置及其制法。

背景技术

由于半导体的技术不断地增长，愈来愈多的电子组件可以整合在一个半导体装置内，且随着电子产品愈来愈轻薄化的趋势，线路宽度及其间距也愈来愈小。在覆晶封装工艺中，当芯片的导电凸块接置于基板的导电线路上时，若该导电凸块与该导电线路间的对位稍有偏移，就容易产生焊料桥接(solder bridge)的情形，以致降低该半导体装置的效能(performance)。

图1A为绘示现有技术中半导体装置1的剖视示意图，图1B及图1C为分别绘示现有技术的图1A中半导体装置1于剖面线1B-1B及1C-1C的俯视示意图。如图所示，半导体装置1包括基板10、半导体组件11、焊料12以及底胶13。

该基板10具有基板本体101、相邻的第一导电线路102与第二导电线路103，该第一导电线路102与该第二导电线路103形成于该基板本体101上。

该半导体组件11具有芯片111、电性连接垫112、绝缘层113、凸块底下金属层114与相邻的二导电柱115，该电性连接垫112、绝缘层113、凸块底下金属层114与二导电柱115依序形成于该芯片111上。

该焊料12可分别形成于该第一导电线路102及第二导电线路103的表面104上，并电性连接该二导电柱115。

该底胶13形成于该基板10的基板本体101与该半导体组件11的绝缘层113间，用以包覆该第一导电线路102、第二导电线路103、绝缘层113、凸块底下金属层114、二导电柱115与焊料12。

当该二导电柱115的间距105太小时，该焊料12即易于该二导电柱115间的桥接处106产生焊料桥接的情形，以致降低该半导体装置1的效能。

因此，如何克服上述现有技术的问题，实已成目前亟欲解决的课题。

发明内容

鉴于上述现有技术的种种缺点，本发明提供一种半导体装置，其包括：基板，其具有基板本体与导电线路，该导电线路形成于该基板本体上，该导电线路并具有容置空间；导电材，其形成于该容置空间内，并电性连接该导电线路；以及半导体组件，其设置于该基板上，该半导体组件具有电性连接垫与导电体，该导电体形成于该电性连接垫上并电性连接该导电材。

本发明也提供一种半导体装置的制法，其包括：提供一具有基板本体与导电线路的基板，该导电线路形成于该基板本体上，该导电线路并具有容置空间；形成导电材于该容置空间内，并电性连接该导电线路；提供一具有电性连接垫与导电体的半导体组件，该导电体形成于该电性连接垫上；以及通过该导电体将该半导体组件接置于该基板的导电材上。

本发明另提供一种半导体装置的制法，其包括：提供一具有基板本体与导电线路的基板，该导电线路形成于该基板本体上，该导电线路并具有容置空间；提供一具有电性连接垫与导电体的半导体组件；形成导电材于该导电体上；以及通过该导电材将该半导体组件接置于该容置空间的基板本体上，以通过该导电材电性连接该导电线路。

由上可知，本发明的半导体装置及其制法，主要是在基板的导电线路上形成容置空间，并将导电材形成于该容置空间内，且将该导电体与该导电材(或容置空间)进行对位，再通过该导电材电性连接该半导体组件的导电体与该基板的导电线路。由此，本发明可避免相邻的导电体间产生焊料桥接的情形，并改善该导电体与该导电材(或容置空间)间的对位能力，进而提升该半导体装置的效能。

附图说明

图1A为绘示现有技术中半导体装置的剖视示意图；

图1B为绘示现有技术的图1A中半导体装置于剖面线1B-1B的俯视示意图；

图1C为绘示现有技术的图1A中半导体装置于剖面线1C-1C的俯视示意图；

图2A至图2E为绘示本发明的第一实施例中半导体装置及其制法的剖视示意图，其中，图2A’为绘示本发明图2A中基板的俯视示意图，图2A”为绘示本发明图2A中基板的另一俯视示意图，图2B’为绘示本发明图2B中基板的俯视示意图；

图3A至图3C为绘示本发明的第二实施例中半导体装置及其制法的剖视示意图；

图4A至图4C为绘示本发明的第三实施例中半导体装置及其制法的剖视示意图；以及

图5A至图5C为绘示本发明的第四实施例中半导体装置及其制法的剖视示意图。

符号说明

1             半导体装置       10         基板