[发明专利]DDR2 SDRAM控制器

权利要求书

1.一种DDR2 SDRAM控制器，其特征在于，包括系统配置总线接口、一个或多个系统数据总线接口、控制寄存器、命令仲裁器、命令队列及重排序模块、读标志先进先出模块和DDR2 SDRAM接口，其中， 

所述系统配置总线接口使用异步设计，用于接收系统配置信息并存入控制寄存器内，并隔离系统配置总线时钟和DDR2 SDRAM控制器时钟； 

所述控制寄存器，用于根据所述系统配置信息输出工作参数； 

所述一个或多个系统数据总线接口使用异步设计，用于接收来自一个或多个系统数据总线的读/写请求命令并发送给所述命令仲裁器，隔离系统数据总线时钟和DDR2 SDRAM控制器时钟，及从所述命令仲裁器获取读数据并输出至一个或多个系统数据总线； 

所述命令仲裁器，用于接收来自一个或多个系统数据总线接口输出的读/写请求命令，通过预设的仲裁算法，使得同一时刻只响应其中一路请求命令，把该命令中的请求地址映射成Bank/Row/Column地址后并输出至所述命令队列及重排序模块，而且根据所述读标志先进先出模块中的读标志把DDR2 SDRAM接口返回的读数据分发给对应的系统数据总线接口； 

所述读标志先进先出模块，用于存储从所述命令队列及重排序模块输出的读标志，并按先进先出的次序将所述读标志输出给所述命令仲裁器； 

所述命令队列及重排序模块，用来存储所述命令仲裁器输出的且经过所述请求地址映射的读/写请求命令，并且根据所述Bank/Row/Column地址的相关性来对读/写请求命令进行重排序，重排序后输出的读/写请求命令中，如果是读请求命令，则把相应系统数据总线接口的编号以及数据请求长度作为所述读标志存入所述读标志先进先出模块； 

DDR2 SDRAM接口，用于每次接收一个重排序后的读/写请求命令，并把所述重排序后的读/写请求命令解析成标准接口信号输出至外部的DDR2 SDRAM，同时接收DDR2 SDRAM返回的读数据并发送给所述命令仲裁器。 

2.如权利要求1所述的DDR2 SDRAM控制器，其特征在于，所述DDR2 SDRAM接口，还用于对DDR2 SDRAM的初始化以及刷新操作。 

3.如权利要求1所述的DDR2 SDRAM控制器，其特征在于，所述命令仲裁器、命令队列及重排序模块和DDR2 SDRAM接口共用一个工作时钟。 

4.如权利要求1所述的DDR2 SDRAM控制器，其特征在于，所述控制寄存器根据所述系统配置信息输出的工作参数包括： 

向所述DDR2 SDRAM接口输出读/写操作的突发长度和延时参数、向所述命令仲裁器输出优先级设置参数和向所述命令队列及重排序模块输出排序使能信号。 

5.如权利要求1所述的DDR2 SDRAM控制器，其特征在于，每个系统数据总线接口包括总线桥、第一写数据先进先出模块、读数据先进先出模块、第一命令先进先出模块和命令输出模块，其中， 

所述总线桥，用于接收来自系统数据总线的读/写请求命令，并将读/写请求命令转化成统一的命令格式存入所述第一命令先进先出模块，及从所述读数据先进先出模块获取所述读数据并输出至系统数据总线; 

第一写数据先进先出模块，用于从所述总线桥获取写请求命令对应的写数据，并按先进先出的次序将所述写数据输出给所述命令仲裁器； 

读数据先进先出模块，用于存储从所述DDR2 SDRAM接口返回的读数据，并按先进先出的次序将所述读数据输出给所述总线桥； 

所述第一命令先进先出模块，用于存储转化成统一的命令格式的读/写请求命令，并隔离系统总线时钟与DDR2 SDRAM控制器时钟； 

命令输出模块，用于向所述命令仲裁器发起访问申请，在得到所述命令仲裁器的响应后，把所述命令先进先出模块中的读/写请求命令发送给所述命令仲裁器。