[发明专利]低泄漏电路、装置和技术

说明书

相关申请的交叉引用

本申请要求2012年2月9日提出的、名称为“低泄漏电路、装置和技术”的美国临时专利申请61/596,892的优先权，该案的全部内容以引用方式并入本申请中。

背景技术

具有小特征尺寸(诸如CMOS工艺节点90nm及以下)的集成电路在成本、速度和动态功率消耗上具有许多优点。然而，由于在此种集成电路中的晶体管和装置的小特征尺寸，当在休眠模式或待机模式时，所述电路具有大量的泄漏电流。

如今的深亚微米CMOS工艺允许更小和更低成本的集成电路(IC)，从而以更低的活动功率消耗来提供更多功能。然而，这些细线(fine-line)CMOS技术的主要缺点是大的待机功率消耗。增加的待机功率由各种源产生。一些最重要的因素包括：VT定标(vt scaling)、漏致势垒降低(DIBL)、载体经过栅极的直接隧穿(栅极泄漏)以及短/窄通道效应。对于通常在SRAM单元(cell)中使用的最小尺寸装置而言，装置泄漏特别高。此外，泄漏随温度超线性地增加，且在工业或军事温度范围的最顶端的装置泄漏可能太高而阻止细线CMOS的使用。

混合信号和数字产品(例如，尘埃网络DN6000，线性技术LTC5800)，经常具有“活动(active)”或运行模式以及“休眠”或待机模式。在活动模式期间，数字电路及可能的模拟电路被启用且执行一个或多个功能。所述功能可由硬件(例如，DMA传输)或软件(例如，服务中断)定义。为保存电力，当不能主动的执行功能时，数字装置经常进入待机模式。一种减小待机模式期间的功率的方法是完全移除一部分数字电路的电力。使用这种方法，与数字逻辑或数字存储器串联的晶体管被关闭，从而将开关的电流泄漏减小到近乎零。虽然电力节省是相当大的，但关闭数字块造成状态丢失。具体地，静态存储器的内容以及触发电路(flip-flop)的状态被丢失。对于诸如微控制器、微处理器、存储器高速缓存、孤立SRAM、或包括状态机的数字电路的产品而言，状态的丢失是不可接受的。

对于诸如微控制器或无线传感器节点的产品而言，较低的待机电力消耗会是非常有益的。此外，包括深亚微米数字电路的电池供电产品，诸如功能手机或智能手机、诸如亚马逊kindle(Amazon Kindle)的电子阅读器、诸如ipad的平板电脑或膝上型电脑，都会从减小的休眠或待机电力消耗中受益颇多。较低待机电力直接转化为较长的电池寿命，从而允许产品制造商使用较小、较低成本电池替换相同体积的电池，以在充电中获得同样的使用寿命或在充电中增加使用寿命。

因而，存在对具有小特征尺寸和具有泄漏电流的电路的需求，该电路与传统电路相比，泄漏电流以数量级或更多的减小。

附图说明

附图描绘根据本教示的一个或多个实施方式，仅作为示例而非限制。在图中，相同的附图标记指代相同或相似的元件。

图1A示出了示例性的集成电路，所述集成电路配置用于当在待机模式中操作时提供低泄漏电流。

图1B和1C示出了分别用于活动和待机模式中的集成电路子块的两个示例性的配置。

图2A示出了示例性的存储器，所述存储器配置用于当在待机模式中操作时提供低泄漏电流。

图2B和2C示出了用于活动和待机模式中的存储器子块的示例性的配置。

图2D示出了在集成电路中用于电源选择的示例性的电路。

图3A-3F示出了用于待机模式中的存储器子块和子块的n本体(n-body)端子和p本体(p-body)端子的连接的示例性的配置。

图4示出了示例性的隔离电路，用于在待机模式中将子块中的电路与所述子块的输入端子和/或输出端子隔离。

图5示出了示例性的电阻分压器电路，用于将集成电路的一组子块从活动模式(active mode)配置转换至待机模式配置。

图6示出了示例性的SRAM位单元电路。

图7示出了示例性的电路，配置用于在待机模式中操作时提供低泄漏电流以及包含隔离电路。

图8示出了示例性的集成电路结构，所述示例性的的集成电路结构具有在其内部形成的NMOS和PMOS装置，所述NMOS和PMOS装置与半导体基板隔离。

具体实施方式