[发明专利]一种高速逐次逼近型模数转换器

说明书

技术领域

本发明涉及集成电路技术领域，尤其涉及一种高速逐次逼近型模数转换器。

背景技术

图1为传统的逐次逼近型模数转换器，主要包括数模转换器（DAC）11、比较器12、时钟源13以及逐次逼近逻辑电路14。

其中，逐次逼近逻辑电路14由数据寄存器141和移位寄存器142组成。移位寄存器142是一个由若干移位寄存单元142₁～142_n组成的阵列，每个移位寄存单元都具有一个数据输入端D，一个输出端Q，一个时钟输入端Ck；其中，移位寄存单元142_i的数据输入端都耦合到上一级142_i-1的输出端，第一个移位寄存单元的数据输入端耦合到所述移位寄存器的输入端，每个移位寄存单元的时钟输入端耦合到所述移位寄存器的时钟输入端，第i个移位寄存单元142_i的输出端耦合到移位寄存器142的第_i个输出端（移位寄存器142包含若干个输出端）。

数据寄存器141包含一个由数据寄存单元141₁～141_n组成的阵列，数据寄存单元141i具有数据输入端D，输出端Q。数据寄存单元141_i的数据输入端D耦合到比较器12的输出端，其的输出端Q耦合到数模转换器11的第i位输入11_i。

比较器12用来比较外部输入信号15与数模转换器的输出信号112的大小，其工作时钟131由时钟源13提供。比较器12在工作时钟的逻辑电平发生跳变的时候工作。具体的：逻辑门16用来检测比较器的比较是否完成，在图1的电路中，逻辑门16为或门。比较器复位的时候，其两个输出信号121与122均为逻辑0，逻辑门16的输出161为逻辑0，比较器12在时钟源输出131的逻辑电平发生跳变时工作，输出信号121与122中的一个由逻辑0跳变为1，使得逻辑门16的输出161由逻辑0跳变到逻辑1，触发移位寄存器142。如果在161跳变以前，移位寄存器142的第i-1位输出端为高，第i位输出端为低，那么在逻辑门16的输出161跳变以后，移位寄存器的第i位输出端也由低变为高。然后，第i个数据寄存单元142_i被触发，使得其输出端捕捉比较器的输出121的值。由于数据寄存单元142_i输出端同时也是数模转换器11的输入端11_i，在数据寄存单元142i输出端的输出信号发生变化时，数模转换器11的输出至比较器12的信号也相应的改变，输入到比较器12，等待时钟131的下一次跳变。这个过程一直进行下去，移位寄存器142的n位输出依次跳变为高，数据寄存器141里面的数据寄存单元依次被触发，存储比较器的比较结果，直到所有的数据寄存单元用完。此时数据寄存器141的n位输出就是该逐次逼近型模数转换器的输出。

在图1所示的一种实现方案中，移位寄存单元142_i和数据寄存单元141_i均为常见的D（阻塞）触发器。它有多种实现形式，比如说静态D触发器或者动态D触发器，还可以有其它的实现形式。

通过上述描述可知，现有的逐次逼近型模数转换器的转换速度受限于很多因素，从比较器输出到数模转换器的输入之间的逻辑延时就是其中之一。如图2所示，该逻辑延时经过逻辑门16，移位寄存单元142_i，数据寄存单元141_i。其中，逻辑门16(或门)的延时大约在3～4个反相器延时之间，移位寄存单元和数据寄存单元的延时也大约在2～4个反相器延时之间。总的逻辑延时大约在7～12个反相器延时之间，由此可见，传统逐次逼近型模数转换器转换速度慢。

发明内容

本发明的目的是提供一种高速逐次逼近型模数转换器，用于提升模数转换器的转换速率，加快工作效率。

本发明的目的是通过以下技术方案实现的：

一种高速逐次逼近型模数转换器，包括：数模转换器、比较器、逐次逼近逻辑电路与时钟源；

所述逐次逼近控制逻辑电路包括移位寄存器与数据寄存器；所述移位寄存器与数据寄存器中均包括若干寄存单元组成的阵列；

其中，数据寄存器中的数据寄存单元包括：第一时钟输入端、第二时钟输入端、第一晶体管、第二晶体管、第三晶体管、第一电位、第二电位、选通逻辑电路与反相器；