[发明专利]非易失性半导体储存装置

说明书

技术领域

本发明涉及可电改写的非易失性半导体储存装置，详细而言涉及其升压电路。

背景技术

在能够电擦除、写入、读出数据的非易失性半导体储存装置中，在擦除、写入动作时，需要在所选择的存储器单元施加电源电压以上的高电压，使用升压部及包含其控制系统的升压电路，来产生期望的高电压即升压电压。

一般而言，升压电路的驱动力取决于升压用时钟的振幅。另外，非易失性存储器的擦除、写入，有时会选择由一个字单位、或多个字构成的页单位或者扇区单位、或全部区域整个等不同数量的存储器单元来进行，负载容量会随所选择的存储器单元的数量而不同。

升压电压到达时间由升压电路的驱动力与负载容量的相对关系来决定。升压电路的驱动力越大，升压电压到达时间越短；负载容量越大，升压电压到达时间越长。即，升压电压到达时间根据升压用时钟的振幅和所选择的存储器单元的数量而不同。在升压电压到达时间太短的情况下，强电场的施加时间变长，促使存储器单元的可靠性下降。相反，在升压电压到达时间太长的情况下，改写所需的电场强度施加于存储器单元的时间少，改写变得不充分。

为解决这样的问题，提出了如下技术(例如参照专利文献1)。在专利文献1中，实时监视升压电压到达时间，与预先记录在ROM的时间进行比较。而且，在升压电压到达时间较短时，进行调整以减小时钟的振幅而减小升压电路的升压能力，使升压电压到达时间不会缩短。另外，在升压电压到达时间较长时，进行调整以增大时钟的振幅而增大升压电路的升压能力，使升压电压到达时间不会变长。由此，以升压电路的驱动力对于负载容量成为适当的方式调整升压电路的驱动力，实现适当的升压电压到达时间。

专利文献1：日本特开2005-117773号公报。

发明内容

然而，在现有技术中，需要用于监视升压电压的比较器、或用于比较升压电压到达时间的ROM或比较器、还有用于控制时钟的振幅的调节器等，电路规模增加，升压电路整体的面积增大。

本发明为解决上述问题而做出，提供一种非易失性半导体储存装置，其特征在于，包括升压部、振荡电路、定时产生电路、控制时钟产生电路和电流负载电路，关于定时产生电路，其输入端子连接于控制时钟产生电路的输出端子，其输出端子连接于升压部的第一输入端子、振荡电路的输入端子和电流负载电路的输入端子；关于升压部，其第二输入端子连接于振荡电路的输出端子，其输出端子连接于电流负载电路的输出端子；电流负载电路根据从定时产生电路产生的定时，对升压部的输出端子提供电流负载、或者切断电流负载。

根据本发明的升压电路，通过利用电流负载电路从升压部的输出在一定期间提供电流负载，来控制升压电路的驱动力，能够实现在适当的升压电压到达时间的升压动作。

并且，通过不使用调节器等，另外利用一般的非易失性半导体储存装置所使用的控制时钟产生电路、定时产生电路，从而不使升压电路整体的电路面积增大，就能够实现在适当的升压电压到达时间的升压动作。

附图说明

图1是包括第一实施方式的升压电路的非易失性半导体储存装置的框图；

图2是第一实施方式的升压电路的动作说明用的时序图；

图3是第一实施方式的升压电路的其他例的动作说明用的时序图；

图4是包括第二实施方式的升压电路的非易失性半导体储存装置的框图。

附图标记说明

101、102 升压电路；201 升压部；301 振荡电路；401 定时产生电路；501 控制时钟产生电路；601 负载电流电路；701 存储器单元阵列；801 命令译码电路。

具体实施方式

〈第一实施方式〉

图1中示出包括第一实施方式的升压电路的非易失性半导体储存装置的框图。

包括第一实施方式的升压电路的非易失性半导体储存装置包括升压电路101和存储器单元阵列701。升压电路101包括升压部201、振荡电路301、定时产生电路401、控制时钟产生电路501以及电流负载电路601。

振荡电路301产生升压用时钟。升压部201根据所输入的升压用时钟生成升压电压，向存储器单元阵列701供给该升压电压。定时产生电路401将控制时钟产生电路501的输出时钟进行既定次数的分频，向升压部201、振荡电路301和电流负载电路601提供各电路所需的定时信号。电流负载电路601根据定时产生电路401的定时信号，通过用电流负载IL控制升压部201的输出，来控制升压电路101的驱动力。