[发明专利]一种4bit相位量化模数转换器电路结构

权利要求书

1.一种4bit相位量化ADC的电路结构，其特征是由输入预放大单元、加权分压网络、单端转差分放大单元、比较器阵列、LVDS输出缓冲依次连接而成。

2.根据权利要求1所述的4bit相位量化ADC的电路结构，其特征在于，所述输入预放大单元是一个具有5dB左右增益的放大器，用于补偿所述加权分压网络所带来的幅度损耗。

3.根据权利要求1所述的4bit相位量化ADC的电路结构，其特征在于，所述加权分压网络是一个通过电阻分压实现I/Q信号加权网络，I/Q信号经过所述加权分压网络后，就得到了实现4bit相位ADC所需的加权信号0.38I/Q和0.92I/Q。

4.根据权利要求1所述的4bit相位量化ADC的电路结构，其特征在于，所述单端转差分放大单元的结构包括第七电阻（R7）、第八电阻（R8）、第一NMOS管、第二NMOS管、第三NMOS管，其中第七电阻（R7）的一端与第八电阻（R8）的一端相接，第七电阻（R7）的另一端与第一NMOS管的漏极相接，第八电阻（R8）的另一端与第二NMOS管的漏极相接，第一NMOS管、第二NMOS管的源极与第三NMOS管的漏极相接；实现加权信号由单端转变为差分，得到实现4bit相位ADC所需的8种加权信号±0.38I/Q和±0.92I/Q。

5.根据权利要求1所述的4bit相位量化ADC的电路结构，其特征在于，

所述比较器阵列包括A冗余比较器、B冗余比较器、C冗余比较器、D冗余比较器和A比较器、B比较器、C比较器、D比较器、E比较器、F比较器、G比较器、H比较器，其中：

A冗余比较器的一个信号输入端连接加权信号+0.92I、另一个输入端连接加权信号-0.92I；

 B冗余比较器的一个信号输入端连接加权信号+0.38I、另一个信号输入端连接加权信号+0.92Q；

C冗余比较器的一个信号输入端连接加权信号-0.92Q、另一个信号输入端连接加权信号-0.38Q；

D冗余比较器的一个信号输入端连接加权信号-0.38I、另一个信号输入端连接加权信号-0.38Q；

A比较器正信号输入端连接加权信号+0.92I、负信号输入端连接加权信号-0.92I；

B比较器正信号输入端连接加权信号+0.38Q、负信号输入端连接加权信号-0.92I；

C比较器正信号输入端连接加权信号+0.38Q、负信号输入端连接加权信号-0.38I；

D比较器正信号输入端连接加权信号+0.38I、负信号输入端连接加权信号-0.92Q；

E比较器正信号输入端连接加权信号+0.92Q、负信号输入端连接加权信号-0.92Q；

F比较器正信号输入端连接加权信号+0.92Q、负信号输入端连接加权信号+0.38I；

G比较器正信号输入端连接加权信号-0.38I、负信号输入端连接加权信号-0.38Q；

H比较器正信号输入端连接加权信号+0.38Q、负信号输入端连接加权信号+0.92I； 8种加权信号按照4bit相位ADC原理两两组合后进行电压比较，得出8路两两相差22.5°并与I/Q同频的方波。

6.根据权利要求1所述的4bit相位量化ADC的电路结构，其特征在于，所述LVDS输出缓冲用于将上述方波继续整形并满足LVDS标准输出，便于后面的数字传输和处理。