[发明专利]具有无结垂直栅晶体管的半导体器件及其制造方法

说明书

技术领域

本发明涉及一种半导体器件及其制造方法，更具体而言，涉及一种具有无结垂直栅晶体管的半导体器件及其制造方法。

背景技术

随着半导体器件集成度的增加，设计规则余量减少。这种设计规则余量的减少在高密度半导体器件的技术发展方面造成了限制。

近年来，研究集中在允许形成具有非常高密度的单元的4F²（F：在给定工艺条件下可获得的最小图案尺寸）布局的开发上。具体来说，已经研究了源极和漏极形成在1F²中的垂直沟道晶体管。

然而，随着沟道区域减少到30nm或更小，由于工艺困难和半导体器件的尺寸缩小所导致的漏电流增加，变得越来越难以提高集成度。

例如，韩国专利申请No.0784930公开了一种具有垂直沟道双栅结构的存储单元，其具有NPN结结构的有源区，所述申请的全部内容通过引用合并于此。

发明内容

本发明提供一种半导体器件，其可以解决将不同种类的杂质注入到源极区、漏极区和体区中所造成的电流泄漏的问题。

另外，本发明提供一种制造半导体器件的方法，所述方法能够解决杂质注入的复杂性和困难。

根据本发明的一个方面，一种半导体器件包括：有源柱体，其从衬底垂直地突出，并且包括第一杂质区、自所述第一杂质区下部起的第二杂质区和第三杂质区；栅电极，其形成在所述第二杂质区的侧壁之上；以及位线，其在与所述栅电极相交的方向上排列，且每个位线与所述第一杂质区接触；其中，所述第一杂质区至所述第三杂质区包括相同导电率的杂质。

根据本发明的另一方面，一种制造半导体器件的方法，包括：形成多个有源柱体，每个有源柱体具有形成在衬底之上的第一杂质区和顺序形成在所述第一杂质区上的第二杂质区和第三杂质区；形成位于所述衬底上的相邻有源柱体之间的位线，以与所述衬底电隔离而与所述第一杂质区的一个侧表面接触；以及在与所述位线相交的方向上在所述第二杂质区的侧壁上形成栅电极。

根据本发明的又一个方面，一种制造半导体器件的方法，包括：形成嵌入在衬底内的多个位线；在所述位线上形成有源柱体，每个有源柱体包括与所述位线接触的第一杂质区以及顺序地形成在所述第一杂质区上的第二杂质区和第三杂质区；以及在与所述位线相交的方向上在所述第二杂质区的侧壁上形成栅电极。

根据本发明，半导体器件采用了无结垂直栅晶体管，所述无结垂直栅晶体管通过以相同浓度将杂质注入到源极区、漏极区和体区中而形成且没有结电流泄漏，由此提供了良好的电特性和可靠性，并通过形成4F²的单元结构来实现了器件的高度集成。

另外，由于根据本发明的半导体器件在源极和体之间以及在漏极和体之间在掺杂浓度方面没有差异，与使用现有的结晶体管的情况相比，在源极和体之间以及在漏极和体之间的结处电场强度变弱，所以半导体器件较少地受到碰撞电离或栅致漏极泄漏（GIDL）的影响。

此外，根据本发明，半导体器件采用无结垂直栅晶体管，因此虽然没有体接触也不受浮体效应的影响，所述浮体效应由于在器件操作期间产生的空穴而造成体电压的增加。

根据本发明，通过将相同种类的杂质注入到源极区、漏极区和体区中，所述制造半导体器件的方法可以解决杂质注入的复杂性和困难，由此提高生产率和产量。

附图说明

通过参考附图对以下实施例的详细描述，本发明的上述和其他方面、特征和优点将变得明显，其中：

图1是根据本发明第一实施例的具有无结垂直栅晶体管的半导体器件的一部分的透视图；

图2是图1的半导体器件的平面图；

图3是沿着图2的线A-A’获得的横截面图；

图4是沿着图2的线B-B’获得的横截面图；

图5是依赖于根据本发明第一实施例的具有无结垂直栅晶体管的DRAM的有源区中的杂质掺杂浓度、描述栅极电压和漏极电流之间的关系的图；

图6是依赖于本发明第一实施例的具有根据无结垂直栅晶体管的DRAM的有源区中的硅厚度、描述栅极电压和漏极电流之间的关系的图；

图7是根据本发明第二实施例的具有无结垂直栅晶体管的半导体器件的一部分的透视图；

图8是依赖于根据本发明第一实施例的具有无结垂直栅晶体管的DRAM的栅绝缘层厚度、描述栅极电压和漏极电流之间的关系的图；

图9是依赖于施加到根据本发明第一实施例的具有无结垂直栅晶体管的DRAM的有源区的栅极电压、描述漏极电压和漏极电流之间的关系的图；